JP2921502B2 - 順序回路の故障箇所推定方法 - Google Patents
順序回路の故障箇所推定方法Info
- Publication number
- JP2921502B2 JP2921502B2 JP8217301A JP21730196A JP2921502B2 JP 2921502 B2 JP2921502 B2 JP 2921502B2 JP 8217301 A JP8217301 A JP 8217301A JP 21730196 A JP21730196 A JP 21730196A JP 2921502 B2 JP2921502 B2 JP 2921502B2
- Authority
- JP
- Japan
- Prior art keywords
- fault
- circuit
- state
- combinational circuit
- combinational
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318392—Generation of test inputs, e.g. test vectors, patterns or sequences for sequential circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/31835—Analysis of test coverage or failure detectability
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの故障診断
に関し、特に、順序回路の故障推定方式に関する。
に関し、特に、順序回路の故障推定方式に関する。
【０００２】
【従来の技術】従来からの、順序回路の故障箇所推定手
法としては、予め故障辞書を作成しておき、実際に検出
されたフェイル結果を故障辞書と照合することによって
故障箇所を推定する方法や、スキャンパスによりフリッ
プフロップの状態設定及び読み出しを行うことによって
故障箇所を推定する方法がある。
法としては、予め故障辞書を作成しておき、実際に検出
されたフェイル結果を故障辞書と照合することによって
故障箇所を推定する方法や、スキャンパスによりフリッ
プフロップの状態設定及び読み出しを行うことによって
故障箇所を推定する方法がある。
【０００３】図４は、従来の、故障辞書を用いた故障箇
所推定方法の一例を示すフローチャートである。
所推定方法の一例を示すフローチャートである。
【０００４】故障辞書を用いる場合は図４に示すよう
に、まず、故障箇所を推定する組合せ回路を抽出する
（ステップＳ２１）。
に、まず、故障箇所を推定する組合せ回路を抽出する
（ステップＳ２１）。
【０００５】ここで、実際のテストベクタを用いて、Ｌ
ＳＩ内部に故障を挿入したシミュレーション、すなわち
故障シミュレーションを行い、仮定した故障箇所とその
時にフェイルとなる出力ピンの情報とを対応させた故障
辞書となるデータファイルを予め作成しておく（ステッ
プＳ２２）。
ＳＩ内部に故障を挿入したシミュレーション、すなわち
故障シミュレーションを行い、仮定した故障箇所とその
時にフェイルとなる出力ピンの情報とを対応させた故障
辞書となるデータファイルを予め作成しておく（ステッ
プＳ２２）。
【０００６】その後、故障辞書を参照することにより、
フェイルとなる出力ピンの故障状態から逆に故障箇所の
候補点を求め（ステップＳ２３）、複数得られた候補点
に対して、全ベクタのフェイル出力から得られた故障推
定箇所を用いて最も故障の可能性が高いと判断されるも
のから優先順位を付けて故障箇所を推定する（ステップ
Ｓ２４）。
フェイルとなる出力ピンの故障状態から逆に故障箇所の
候補点を求め（ステップＳ２３）、複数得られた候補点
に対して、全ベクタのフェイル出力から得られた故障推
定箇所を用いて最も故障の可能性が高いと判断されるも
のから優先順位を付けて故障箇所を推定する（ステップ
Ｓ２４）。
【０００７】一方、スキャンパスを用いる場合は、予め
回路内に、状態の読み出し及び書き込みを行うことがで
きるチェック回路を用意しておき、そのチェック回路を
用いてフリップフロップの状態設定を行って、その状態
における回路動作後、同様にチェック回路を用いてフリ
ップフロップ等の状態を読み出す。そして、読み出され
た状態と期待値とを比較し、フェイルが前段の回路から
の伝搬であるかどうかを判断することにより故障箇所の
推定を行う。
回路内に、状態の読み出し及び書き込みを行うことがで
きるチェック回路を用意しておき、そのチェック回路を
用いてフリップフロップの状態設定を行って、その状態
における回路動作後、同様にチェック回路を用いてフリ
ップフロップ等の状態を読み出す。そして、読み出され
た状態と期待値とを比較し、フェイルが前段の回路から
の伝搬であるかどうかを判断することにより故障箇所の
推定を行う。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の、順序回路の故障箇所推定方法において
は、以下に記載するような問題点がある。
たような従来の、順序回路の故障箇所推定方法において
は、以下に記載するような問題点がある。
【０００９】（１）故障辞書を用いる方法において 故障シミュレーションにより、故障出力に対する故障辞
書を予め用意する必要があるが、故障辞書の作成におい
ては、予想される全てのノードに対して故障を想定して
行われるため、多大な演算時間を要してしまうという問
題点がある。
書を予め用意する必要があるが、故障辞書の作成におい
ては、予想される全てのノードに対して故障を想定して
行われるため、多大な演算時間を要してしまうという問
題点がある。
【００１０】そこで、故障辞書を部分的に作成すること
が考えられるが、その場合においても、故障辞書作成に
おいては多大な演算時間が必要となり、ＬＳＩの大型化
に伴って演算時間がさらに長くなってしまう。
が考えられるが、その場合においても、故障辞書作成に
おいては多大な演算時間が必要となり、ＬＳＩの大型化
に伴って演算時間がさらに長くなってしまう。
【００１１】また、一般的に故障シミュレーションで扱
う故障モデルが単一縮退故障であるため、ブリッジ故障
等の多重故障においては、推定される故障が実際の故障
と一致しない虞れがある。そこで、故障シミュレーショ
ンを多重故障に拡張することが考えられるが、その場
合、処理時間が大幅に増大してしまい、現実的ではな
い。
う故障モデルが単一縮退故障であるため、ブリッジ故障
等の多重故障においては、推定される故障が実際の故障
と一致しない虞れがある。そこで、故障シミュレーショ
ンを多重故障に拡張することが考えられるが、その場
合、処理時間が大幅に増大してしまい、現実的ではな
い。
【００１２】（２）スキャンパスを用いる方法において ＬＳＩ内部状態の設定及び読み出しを可能にするチェッ
ク回路を有するフリップフロップ、すなわちスキャンパ
スを予め順序回路に組み込んでおく必要があり、このス
キャンパスが組み込まれていないＬＳＩについては適用
することができないという問題点がある。
ク回路を有するフリップフロップ、すなわちスキャンパ
スを予め順序回路に組み込んでおく必要があり、このス
キャンパスが組み込まれていないＬＳＩについては適用
することができないという問題点がある。
【００１３】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、多大な演算
時間を必要とせずに順序回路の故障箇所を推定すること
ができ、また、多重故障においても適用することができ
る、順序回路の故障箇所推定方法を提供することを目的
とする。
する問題点に鑑みてなされたものであって、多大な演算
時間を必要とせずに順序回路の故障箇所を推定すること
ができ、また、多重故障においても適用することができ
る、順序回路の故障箇所推定方法を提供することを目的
とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数の組合せ回路からなる順序回路におい
て、予め用意した前記順序回路の期待値情報と、実際の
テスタでのパス及びフェイル情報と、前記順序回路の接
続情報とを用いて故障箇所を推定する順序回路の故障箇
所推定方法であって、前記パス及びフェイル情報並びに
該順序回路の故障箇所推定方法のシーケンスにおいて既
に推定されたラッチのフェイル伝搬情報に基づいて前記
組合せ回路を抽出する手順と、前記組合せ回路のフェイ
ル出力及び正常出力の状態を用いて前記抽出された組合
せ回路の入力境界における状態を推定する手順と、前記
組合せ回路の入力境界における状態の推定が可能な場
合、推定された前記組合せ回路の入力境界における状態
を用いて論理シミュレーションを行う手順と、前記論理
シミュレーションの結果と前記順序回路の期待値情報と
を比較し、それにより、故障が伝搬された経路を抽出し
て該経路の入力境界において接続される前段の組合せ回
路において前記組合せ回路の抽出手順を再度実行する手
順と、前記組合せ回路の入力境界における状態の推定が
不可能な場合、前記組合せ回路の出力端子における故障
出力の状態値のみを用いて前記抽出された組合せ回路の
入力境界における状態を推定する手順と、前記組合せ回
路の出力端子における故障出力の状態値のみを用いて推
定された組合せ回路の入力境界における状態を用いて論
理シミュレーションを行う手順と、前記論理シミュレー
ションの結果と前記順序回路の期待値情報とを比較し、
それにより、故障が伝搬された経路を抽出すると同時
に、前記組合せ回路における正常出力を行わない不正端
子及び該不正端子への伝搬経路を抽出する手順と、前記
論理シミュレーションの結果と前記順序回路の期待値情
報との比較により抽出された故障伝搬経路から、前記不
正端子への伝搬経路を削除し、故障候補領域を抽出する
手順と、前記故障候補領域の優先順位を付ける手順とを
順次行うことにより、前記順序回路の故障箇所の推定を
行うことを特徴とする。
に本発明は、複数の組合せ回路からなる順序回路におい
て、予め用意した前記順序回路の期待値情報と、実際の
テスタでのパス及びフェイル情報と、前記順序回路の接
続情報とを用いて故障箇所を推定する順序回路の故障箇
所推定方法であって、前記パス及びフェイル情報並びに
該順序回路の故障箇所推定方法のシーケンスにおいて既
に推定されたラッチのフェイル伝搬情報に基づいて前記
組合せ回路を抽出する手順と、前記組合せ回路のフェイ
ル出力及び正常出力の状態を用いて前記抽出された組合
せ回路の入力境界における状態を推定する手順と、前記
組合せ回路の入力境界における状態の推定が可能な場
合、推定された前記組合せ回路の入力境界における状態
を用いて論理シミュレーションを行う手順と、前記論理
シミュレーションの結果と前記順序回路の期待値情報と
を比較し、それにより、故障が伝搬された経路を抽出し
て該経路の入力境界において接続される前段の組合せ回
路において前記組合せ回路の抽出手順を再度実行する手
順と、前記組合せ回路の入力境界における状態の推定が
不可能な場合、前記組合せ回路の出力端子における故障
出力の状態値のみを用いて前記抽出された組合せ回路の
入力境界における状態を推定する手順と、前記組合せ回
路の出力端子における故障出力の状態値のみを用いて推
定された組合せ回路の入力境界における状態を用いて論
理シミュレーションを行う手順と、前記論理シミュレー
ションの結果と前記順序回路の期待値情報とを比較し、
それにより、故障が伝搬された経路を抽出すると同時
に、前記組合せ回路における正常出力を行わない不正端
子及び該不正端子への伝搬経路を抽出する手順と、前記
論理シミュレーションの結果と前記順序回路の期待値情
報との比較により抽出された故障伝搬経路から、前記不
正端子への伝搬経路を削除し、故障候補領域を抽出する
手順と、前記故障候補領域の優先順位を付ける手順とを
順次行うことにより、前記順序回路の故障箇所の推定を
行うことを特徴とする。
【００１５】また、複数の組合せ回路からなる順序回路
において、予め用意した前記順序回路の期待値情報と、
実際のテスタでのパス及びフェイル情報と、前記順序回
路の接続情報とを用いて故障箇所を推定する順序回路の
故障箇所推定方法であって、前記パス及びフェイル情報
並びに該順序回路の故障箇所推定方法のシーケンスにお
いて既に推定されたラッチのフェイル伝搬情報に基づい
て前記組合せ回路を抽出する手順と、前記組合せ回路の
フェイル出力及び正常出力の状態を用いて前記抽出され
た組合せ回路の入力境界における状態を推定する手順
と、前記組合せ回路の入力境界における状態の推定が可
能な場合、推定された前記組合せ回路の入力境界におけ
る状態を用いて論理シミュレーションを行う手順と、前
記論理シミュレーションの結果と前記順序回路の期待値
情報とを比較し、それにより、故障が伝搬された経路を
抽出して該経路の入力境界において接続される前段の組
合せ回路において前記組合せ回路の抽出手順を再度実行
する手順と、前記組合せ回路の入力境界における状態の
推定が不可能な場合、前記組合せ回路の出力端子におけ
る故障出力の状態値のみを用いて前記抽出された組合せ
回路の入力境界における状態を推定する手順と、前記組
合せ回路の出力端子における故障出力の状態値のみを用
いて推定された組合せ回路の入力境界における状態を用
いて論理シミュレーションを行う手順と、前記論理シミ
ュレーションの結果と前記順序回路の期待値情報とを比
較し、それにより、故障が伝搬された経路を抽出すると
同時に、前記組合せ回路における正常出力を行わない不
正端子及び該不正端子への伝搬経路を抽出する手順と、
前記論理シミュレーションの結果と前記順序回路の期待
値情報との比較により抽出された故障伝搬経路と前記不
正端子への伝搬経路との交差ノードを求める手順と、前
記交差モードを始点として入力方向に回路を抽出するこ
とにより前記故障伝搬経路と前記不正端子への伝搬経路
との共通領域を抽出する手順と、前記故障伝搬経路から
前記共通領域を削除し、故障候補領域を抽出する手順
と、前記故障候補領域の優先順位を付ける手順とを順次
行うことにより、前記順序回路の故障箇所の推定を行う
ことを特徴とする。
において、予め用意した前記順序回路の期待値情報と、
実際のテスタでのパス及びフェイル情報と、前記順序回
路の接続情報とを用いて故障箇所を推定する順序回路の
故障箇所推定方法であって、前記パス及びフェイル情報
並びに該順序回路の故障箇所推定方法のシーケンスにお
いて既に推定されたラッチのフェイル伝搬情報に基づい
て前記組合せ回路を抽出する手順と、前記組合せ回路の
フェイル出力及び正常出力の状態を用いて前記抽出され
た組合せ回路の入力境界における状態を推定する手順
と、前記組合せ回路の入力境界における状態の推定が可
能な場合、推定された前記組合せ回路の入力境界におけ
る状態を用いて論理シミュレーションを行う手順と、前
記論理シミュレーションの結果と前記順序回路の期待値
情報とを比較し、それにより、故障が伝搬された経路を
抽出して該経路の入力境界において接続される前段の組
合せ回路において前記組合せ回路の抽出手順を再度実行
する手順と、前記組合せ回路の入力境界における状態の
推定が不可能な場合、前記組合せ回路の出力端子におけ
る故障出力の状態値のみを用いて前記抽出された組合せ
回路の入力境界における状態を推定する手順と、前記組
合せ回路の出力端子における故障出力の状態値のみを用
いて推定された組合せ回路の入力境界における状態を用
いて論理シミュレーションを行う手順と、前記論理シミ
ュレーションの結果と前記順序回路の期待値情報とを比
較し、それにより、故障が伝搬された経路を抽出すると
同時に、前記組合せ回路における正常出力を行わない不
正端子及び該不正端子への伝搬経路を抽出する手順と、
前記論理シミュレーションの結果と前記順序回路の期待
値情報との比較により抽出された故障伝搬経路と前記不
正端子への伝搬経路との交差ノードを求める手順と、前
記交差モードを始点として入力方向に回路を抽出するこ
とにより前記故障伝搬経路と前記不正端子への伝搬経路
との共通領域を抽出する手順と、前記故障伝搬経路から
前記共通領域を削除し、故障候補領域を抽出する手順
と、前記故障候補領域の優先順位を付ける手順とを順次
行うことにより、前記順序回路の故障箇所の推定を行う
ことを特徴とする。
【００１６】（作用）上記のように構成された本発明に
おいては、検出された各フェイルベクタに対して分割さ
れた組合せ回路の故障伝搬値推定を行い、その故障伝搬
推定値を更に前段の組合せ回路の出力とみなして入力境
界における故障伝搬の推定を行う。また、故障伝搬の推
定は、組合せ回路毎に故障伝搬経路を抽出し、故障伝搬
経路が見つからない場合は、故障出力端子に故障が現れ
る入力状態値を求めておき、故障出力端子以外に故障が
現れるすなわち不正出力となる伝搬経路もしくは伝搬可
能領域を削除することにより、組合せ回路内の故障領域
を推定する。さらに、故障の発生したベクタ毎にこの推
定故障領域の論理積を求めることにより、推定故障領域
をより絞り込むことが可能となる。
おいては、検出された各フェイルベクタに対して分割さ
れた組合せ回路の故障伝搬値推定を行い、その故障伝搬
推定値を更に前段の組合せ回路の出力とみなして入力境
界における故障伝搬の推定を行う。また、故障伝搬の推
定は、組合せ回路毎に故障伝搬経路を抽出し、故障伝搬
経路が見つからない場合は、故障出力端子に故障が現れ
る入力状態値を求めておき、故障出力端子以外に故障が
現れるすなわち不正出力となる伝搬経路もしくは伝搬可
能領域を削除することにより、組合せ回路内の故障領域
を推定する。さらに、故障の発生したベクタ毎にこの推
定故障領域の論理積を求めることにより、推定故障領域
をより絞り込むことが可能となる。
【００１７】このように、順序回路の出力側から順次、
組合せ回路を抽出し、全てのフェイルに対して組合せ回
路の入力境界における故障伝搬値を推定していくので、
ブリッジ故障等の多重故障の場合においても、独立な故
障伝搬と交互に影響しあった故障伝搬の両方を想定する
ことができ、推定誤りが起こりにくい。
組合せ回路を抽出し、全てのフェイルに対して組合せ回
路の入力境界における故障伝搬値を推定していくので、
ブリッジ故障等の多重故障の場合においても、独立な故
障伝搬と交互に影響しあった故障伝搬の両方を想定する
ことができ、推定誤りが起こりにくい。
【００１８】また、故障伝搬を推定する際に、正常な期
待値との差から故障伝搬経路を抽出し、さらにフェイル
ベクタ毎に求められたラッチ部分の故障伝搬推定値とパ
スしたベクタとの両方を用いて組合せ回路内の故障推定
を行うので、効率良く推定が行われる。
待値との差から故障伝搬経路を抽出し、さらにフェイル
ベクタ毎に求められたラッチ部分の故障伝搬推定値とパ
スしたベクタとの両方を用いて組合せ回路内の故障推定
を行うので、効率良く推定が行われる。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】図１は、本発明の、順序回路の故障箇所推
定方法を説明するために組合せ回路内の故障伝搬の様子
を示す模式図であり、（ａ）は前段の組合せ回路から故
障が伝搬してきている場合の故障伝搬経路を示す図、
（ｂ）は組合せ回路内において故障箇所が存在する場合
に不正伝搬経路を削除することにより故障箇所を推定す
る方法を示す図、（ｃ）は組合せ回路内において故障箇
所が存在する場合に故障伝搬経路と不正伝搬経路の共通
領域を削除することにより故障箇所を推定する方法を示
す図である。
定方法を説明するために組合せ回路内の故障伝搬の様子
を示す模式図であり、（ａ）は前段の組合せ回路から故
障が伝搬してきている場合の故障伝搬経路を示す図、
（ｂ）は組合せ回路内において故障箇所が存在する場合
に不正伝搬経路を削除することにより故障箇所を推定す
る方法を示す図、（ｃ）は組合せ回路内において故障箇
所が存在する場合に故障伝搬経路と不正伝搬経路の共通
領域を削除することにより故障箇所を推定する方法を示
す図である。
【００２１】（第１の実施の形態）本発明の第１の実施
の形態として、実際のテストベクタとテスタパス及びフ
ェイル情報と全回路の接続情報とを用いて、組合せ回路
内の不正伝搬経路を削除することにより故障伝搬推定領
域を求めるシーケンスについて説明する。
の形態として、実際のテストベクタとテスタパス及びフ
ェイル情報と全回路の接続情報とを用いて、組合せ回路
内の不正伝搬経路を削除することにより故障伝搬推定領
域を求めるシーケンスについて説明する。
【００２２】図２は、本発明の、順序回路の故障箇所推
定方法の第１の実施の形態を示すフローチャートであ
る。
定方法の第１の実施の形態を示すフローチャートであ
る。
【００２３】まず、テスタパス及びフェイル情報に基づ
いて、フェイル出力端子からバックトレース（入力方
向）及びフォワードトレース（出力方向）を繰返し、組
合せ回路２０１（図１（ａ）参照）を抽出する（ステッ
プＳ１）。
いて、フェイル出力端子からバックトレース（入力方
向）及びフォワードトレース（出力方向）を繰返し、組
合せ回路２０１（図１（ａ）参照）を抽出する（ステッ
プＳ１）。
【００２４】次に、ステップＳ１において得られた組合
せ回路２０１（図１（ａ）参照）のフェイル出力時及び
正常出力時における出力状態を用いて、出力状態を満た
すような組合せ回路の入力境界における状態を推定する
（ステップＳ２）。
せ回路２０１（図１（ａ）参照）のフェイル出力時及び
正常出力時における出力状態を用いて、出力状態を満た
すような組合せ回路の入力境界における状態を推定する
（ステップＳ２）。
【００２５】次に、ステップＳ２における推定結果か
ら、組合せ回路の故障が前段の組合せ回路から伝搬され
ているものであるか、組合せ回路の故障が組合せ回路内
において発生した故障であるかを判断する（ステップＳ
３）。ここで、ステップＳ３における判断においては、
組合せ回路の入力境界における状態の推定が可能であれ
ば、組合せ回路の故障が前段の組合せ回路から伝搬され
ているものと判断し、組合せ回路の入力境界における状
態の推定が不可能であれば、組合せ回路の故障が組合せ
回路内において発生した故障であると判断する。
ら、組合せ回路の故障が前段の組合せ回路から伝搬され
ているものであるか、組合せ回路の故障が組合せ回路内
において発生した故障であるかを判断する（ステップＳ
３）。ここで、ステップＳ３における判断においては、
組合せ回路の入力境界における状態の推定が可能であれ
ば、組合せ回路の故障が前段の組合せ回路から伝搬され
ているものと判断し、組合せ回路の入力境界における状
態の推定が不可能であれば、組合せ回路の故障が組合せ
回路内において発生した故障であると判断する。
【００２６】ステップＳ３において組合せ回路の故障が
前段の組合せ回路から伝搬されているものであると判断
された場合、得られた入力状態推定値を用いて論理シミ
ュレーションを行う（ステップＳ４）。
前段の組合せ回路から伝搬されているものであると判断
された場合、得られた入力状態推定値を用いて論理シミ
ュレーションを行う（ステップＳ４）。
【００２７】次に、ステップＳ４における論理シミュレ
ーションの結果と抽出された組合せ回路内の全ノードの
期待値とを比較し、それにより、図１（ａ）に示すよう
な故障伝達経路を抽出し（ステップＳ５）、抽出された
故障伝達経路を故障候補点としてさらに前段の組合せ回
路においてステップＳ１の処理を行う。
ーションの結果と抽出された組合せ回路内の全ノードの
期待値とを比較し、それにより、図１（ａ）に示すよう
な故障伝達経路を抽出し（ステップＳ５）、抽出された
故障伝達経路を故障候補点としてさらに前段の組合せ回
路においてステップＳ１の処理を行う。
【００２８】一方、ステップＳ３において組合せ回路の
故障が組合せ回路内において発生した故障であると判断
された場合、組合せ回路の出力端子における故障出力の
状態値のみを用いて組合せ回路の入力状態の推定を行う
（ステップＳ６）。
故障が組合せ回路内において発生した故障であると判断
された場合、組合せ回路の出力端子における故障出力の
状態値のみを用いて組合せ回路の入力状態の推定を行う
（ステップＳ６）。
【００２９】次に、ステップ６において得られた入力状
態設定値を用いて論理シミュレーションを行う（ステッ
プＳ７）。
態設定値を用いて論理シミュレーションを行う（ステッ
プＳ７）。
【００３０】次に、ステップＳ７における論理シミュレ
ーションの結果と抽出された組合せ回路内の全ノードの
期待値とを比較し、それにより、故障伝搬経路を抽出す
る（ステップＳ８）。
ーションの結果と抽出された組合せ回路内の全ノードの
期待値とを比較し、それにより、故障伝搬経路を抽出す
る（ステップＳ８）。
【００３１】ここで、ステップＳ６における組合せ回路
の入力状態の推定においては、故障出力端子の状態値し
か用いていないため、ステップＳ６において得られた入
力状態設定値を用いてステップＳ７における故障シミュ
レーションを行うと、図１（ｂ）の破線及び細い×で示
したように、正常出力となる出力端子にも故障が伝搬し
てしまう。
の入力状態の推定においては、故障出力端子の状態値し
か用いていないため、ステップＳ６において得られた入
力状態設定値を用いてステップＳ７における故障シミュ
レーションを行うと、図１（ｂ）の破線及び細い×で示
したように、正常出力となる出力端子にも故障が伝搬し
てしまう。
【００３２】そこで、ステップＳ６〜ステップＳ８にお
ける処理と同様に、まず、正常出力端子に故障が現れる
端子（以下、不正出力端子と称す）を抽出し（ステップ
Ｓ９）、組合せ回路内の全ノードの論理シミュレーショ
ン結果と期待値との比較により、不正出力端子に対する
伝搬経路を抽出する（ステップＳ１０）。
ける処理と同様に、まず、正常出力端子に故障が現れる
端子（以下、不正出力端子と称す）を抽出し（ステップ
Ｓ９）、組合せ回路内の全ノードの論理シミュレーショ
ン結果と期待値との比較により、不正出力端子に対する
伝搬経路を抽出する（ステップＳ１０）。
【００３３】次に、ステップＳ８において抽出された故
障伝搬経路からステップＳ１０において抽出された不正
伝搬経路を削除し、図１（ｂ）の実線で示す故障候補領
域を抽出する（ステップＳ１１）。
障伝搬経路からステップＳ１０において抽出された不正
伝搬経路を削除し、図１（ｂ）の実線で示す故障候補領
域を抽出する（ステップＳ１１）。
【００３４】その後、各故障ベクタ毎に抽出された故障
候補領域の論理積を求め、優先順位を付けることによ
り、候補経路領域を抽出する（ステップＳ１２）。
候補領域の論理積を求め、優先順位を付けることによ
り、候補経路領域を抽出する（ステップＳ１２）。
【００３５】（第２の実施の形態）本発明の第２の実施
の形態として、組合せ回路内の故障伝搬経路と不正伝搬
経路の共通領域を削除することにより故障伝搬推定領域
を求めるシーケンスについて説明する。
の形態として、組合せ回路内の故障伝搬経路と不正伝搬
経路の共通領域を削除することにより故障伝搬推定領域
を求めるシーケンスについて説明する。
【００３６】図３は、本発明の、順序回路の故障箇所推
定方法の第２の実施の形態を示すフローチャートであ
る。なお、ステップＳ１〜ステップＳ５における処理に
おいては、第１の実施の形態において説明したものと同
様であるため、ここでの説明は省略する。
定方法の第２の実施の形態を示すフローチャートであ
る。なお、ステップＳ１〜ステップＳ５における処理に
おいては、第１の実施の形態において説明したものと同
様であるため、ここでの説明は省略する。
【００３７】ステップＳ３において組合せ回路の故障が
組合せ回路内において発生した故障であると判断された
場合、組合せ回路の出力端子における故障出力の状態値
のみを用いて組合せ回路の入力状態の推定を行う（ステ
ップＳ１３）。
組合せ回路内において発生した故障であると判断された
場合、組合せ回路の出力端子における故障出力の状態値
のみを用いて組合せ回路の入力状態の推定を行う（ステ
ップＳ１３）。
【００３８】次に、ステップ１３において得られた入力
状態設定値を用いて論理シミュレーションを行う（ステ
ップＳ１４）。
状態設定値を用いて論理シミュレーションを行う（ステ
ップＳ１４）。
【００３９】次に、ステップＳ１４における論理シミュ
レーションの結果と抽出された組合せ回路内の全ノード
の期待値とを比較し、それにより、故障伝搬経路を抽出
する（ステップＳ１５）。
レーションの結果と抽出された組合せ回路内の全ノード
の期待値とを比較し、それにより、故障伝搬経路を抽出
する（ステップＳ１５）。
【００４０】また、論理シミュレーションを行う際に正
常端子に故障が現れる不正端子及び不正伝搬経路を抽出
する（ステップＳ１６）。
常端子に故障が現れる不正端子及び不正伝搬経路を抽出
する（ステップＳ１６）。
【００４１】次に、ステップＳ１５において抽出された
故障伝搬経路とステップＳ１６において抽出された不正
伝搬経路とが同一ノードを通過する交差ノード（図１
（ｃ）において実線と破線とが交わる部分）を求める
（ステップ１７）。
故障伝搬経路とステップＳ１６において抽出された不正
伝搬経路とが同一ノードを通過する交差ノード（図１
（ｃ）において実線と破線とが交わる部分）を求める
（ステップ１７）。
【００４２】ここで、ステップＳ１７において求められ
た交差ノード上に故障が伝搬した場合は、故障出力端子
のみならず、不正出力となった出力端子にも故障が伝搬
するため、交差ノード上には実際の故障が存在しない。
同様に、交差ノードに故障が伝搬する可能性のある領域
にも故障が存在しない。
た交差ノード上に故障が伝搬した場合は、故障出力端子
のみならず、不正出力となった出力端子にも故障が伝搬
するため、交差ノード上には実際の故障が存在しない。
同様に、交差ノードに故障が伝搬する可能性のある領域
にも故障が存在しない。
【００４３】そこで、ステップＳ１７において求められ
た交差ノードを始点として入力方向に回路を抽出するこ
とにより、故障伝搬経路と不正伝搬経路との共通領域
（図１（ｃ）における網掛部分）を抽出する（ステップ
Ｓ１８）。
た交差ノードを始点として入力方向に回路を抽出するこ
とにより、故障伝搬経路と不正伝搬経路との共通領域
（図１（ｃ）における網掛部分）を抽出する（ステップ
Ｓ１８）。
【００４４】次に、ステップＳ１５において抽出された
故障伝搬経路からステップＳ１８において抽出された故
障伝搬経路と不正伝搬経路との共通領域を削除し、図１
（ｃ）の実線で示す故障候補領域を抽出する（ステップ
Ｓ１９）。
故障伝搬経路からステップＳ１８において抽出された故
障伝搬経路と不正伝搬経路との共通領域を削除し、図１
（ｃ）の実線で示す故障候補領域を抽出する（ステップ
Ｓ１９）。
【００４５】その後、各故障ベクタ毎に抽出された故障
候補領域の論理積を求め、優先順位を付けることによ
り、候補経路領域を抽出する（ステップＳ２０）。
候補領域の論理積を求め、優先順位を付けることによ
り、候補経路領域を抽出する（ステップＳ２０）。
【００４６】
【発明の効果】以上説明したように本発明においては、
順序回路の出力側から組合せ回路を順次抽出し、全ての
フェイルに対して組合せ回路毎の入力境界における故障
伝搬値を推定していくため、全回路の全信号線に対して
故障仮定を行って全ベクタに対して故障シミュレーショ
ンを行う場合に比べて、シミュレーションを行う回数
が、（抽出された組合せ回路の数）×（組合せ回路それ
ぞれの出力状態を満たすベクタ数）となり、少なくな
る。かつ、個々の故障シミュレーションは、抽出された
組合せ回路に限定されるため、回路全体のシミュレーシ
ョンに比べて回路規模が大幅に小さくなり計算量を減ら
すことができる。組合せ回路内の故障伝搬経路の抽出に
関しても、故障推定のための組合せ回路の入力部におけ
る故障シミュレーション結果と正常な場合のシミュレー
ション結果との比較のみで行われるため、計算量も少な
く抑えることができ、かつ、組合せ回路内の再収れん回
路に対しても故障伝搬経路を抽出することができる。
順序回路の出力側から組合せ回路を順次抽出し、全ての
フェイルに対して組合せ回路毎の入力境界における故障
伝搬値を推定していくため、全回路の全信号線に対して
故障仮定を行って全ベクタに対して故障シミュレーショ
ンを行う場合に比べて、シミュレーションを行う回数
が、（抽出された組合せ回路の数）×（組合せ回路それ
ぞれの出力状態を満たすベクタ数）となり、少なくな
る。かつ、個々の故障シミュレーションは、抽出された
組合せ回路に限定されるため、回路全体のシミュレーシ
ョンに比べて回路規模が大幅に小さくなり計算量を減ら
すことができる。組合せ回路内の故障伝搬経路の抽出に
関しても、故障推定のための組合せ回路の入力部におけ
る故障シミュレーション結果と正常な場合のシミュレー
ション結果との比較のみで行われるため、計算量も少な
く抑えることができ、かつ、組合せ回路内の再収れん回
路に対しても故障伝搬経路を抽出することができる。
【００４７】さらに、組合せ回路内の故障箇所の推定に
おいても、故障出力端子に故障が現れるような組合せ回
路の入力境界部の状態値を求め、他の正常端子に故障が
出力される経路を削除することにより故障箇所を絞り込
んでいくため、故障辞書では不可能であるブリッジ等の
多重故障も想定することができる。また、このような多
重故障の場合、独立な故障伝搬と相互に影響しあった伝
搬との両方を想定することができるため、推定誤りが起
こりにくい。
おいても、故障出力端子に故障が現れるような組合せ回
路の入力境界部の状態値を求め、他の正常端子に故障が
出力される経路を削除することにより故障箇所を絞り込
んでいくため、故障辞書では不可能であるブリッジ等の
多重故障も想定することができる。また、このような多
重故障の場合、独立な故障伝搬と相互に影響しあった伝
搬との両方を想定することができるため、推定誤りが起
こりにくい。
【図１】本発明の、順序回路の故障箇所推定方法を説明
するために組合せ回路内の故障伝搬の様子を示す模式図
であり、（ａ）は前段の組合せ回路から故障が伝搬して
きている場合の故障伝搬経路を示す図、（ｂ）は組合せ
回路内において故障箇所が存在する場合に不正伝搬経路
を削除することにより故障箇所を推定する方法を示す
図、（ｃ）は組合せ回路内において故障箇所が存在する
場合に故障伝搬経路と不正伝搬経路の共通領域を削除す
ることにより故障箇所を推定する方法を示す図である。
するために組合せ回路内の故障伝搬の様子を示す模式図
であり、（ａ）は前段の組合せ回路から故障が伝搬して
きている場合の故障伝搬経路を示す図、（ｂ）は組合せ
回路内において故障箇所が存在する場合に不正伝搬経路
を削除することにより故障箇所を推定する方法を示す
図、（ｃ）は組合せ回路内において故障箇所が存在する
場合に故障伝搬経路と不正伝搬経路の共通領域を削除す
ることにより故障箇所を推定する方法を示す図である。
【図２】本発明の、順序回路の故障箇所推定方法の第１
の実施の形態を示すフローチャートである。
の実施の形態を示すフローチャートである。
【図３】本発明の、順序回路の故障箇所推定方法の第２
の実施の形態を示すフローチャートである。
の実施の形態を示すフローチャートである。
【図４】従来の、故障辞書を用いた故障箇所推定方法の
一例を示すフローチャートである。
一例を示すフローチャートである。
１０１〜１０６ ラッチ ２０１〜２０３ 組合せ回路
Claims (2)
- 【請求項１】 複数の組合せ回路からなる順序回路にお
いて、予め用意した前記順序回路の期待値情報と、実際
のテスタでのパス及びフェイル情報と、前記順序回路の
接続情報とを用いて故障箇所を推定する順序回路の故障
箇所推定方法であって、 前記パス及びフェイル情報並びに該順序回路の故障箇所
推定方法のシーケンスにおいて既に推定されたラッチの
フェイル伝搬情報に基づいて前記組合せ回路を抽出する
手順と、 前記組合せ回路のフェイル出力及び正常出力の状態を用
いて前記抽出された組合せ回路の入力境界における状態
を推定する手順と、 前記組合せ回路の入力境界における状態の推定が可能な
場合、推定された前記組合せ回路の入力境界における状
態を用いて論理シミュレーションを行う手順と、 前記論理シミュレーションの結果と前記順序回路の期待
値情報とを比較し、それにより、故障が伝搬された経路
を抽出して該経路の入力境界において接続される前段の
組合せ回路において前記組合せ回路の抽出手順を再度実
行する手順と、 前記組合せ回路の入力境界における状態の推定が不可能
な場合、前記組合せ回路の出力端子における故障出力の
状態値のみを用いて前記抽出された組合せ回路の入力境
界における状態を推定する手順と、 前記組合せ回路の出力端子における故障出力の状態値の
みを用いて推定された組合せ回路の入力境界における状
態を用いて論理シミュレーションを行う手順と、 前記論理シミュレーションの結果と前記順序回路の期待
値情報とを比較し、それにより、故障が伝搬された経路
を抽出すると同時に、前記組合せ回路における正常出力
を行わない不正端子及び該不正端子への伝搬経路を抽出
する手順と、 前記論理シミュレーションの結果と前記順序回路の期待
値情報との比較により抽出された故障伝搬経路から、前
記不正端子への伝搬経路を削除し、故障候補領域を抽出
する手順と、 前記故障候補領域の優先順位を付ける手順とを順次行う
ことにより、前記順序回路の故障箇所の推定を行うこと
を特徴とする順序回路の故障箇所推定方法。 - 【請求項２】 複数の組合せ回路からなる順序回路にお
いて、予め用意した前記順序回路の期待値情報と、実際
のテスタでのパス及びフェイル情報と、前記順序回路の
接続情報とを用いて故障箇所を推定する順序回路の故障
箇所推定方法であって、 前記パス及びフェイル情報並びに該順序回路の故障箇所
推定方法のシーケンスにおいて既に推定されたラッチの
フェイル伝搬情報に基づいて前記組合せ回路を抽出する
手順と、 前記組合せ回路のフェイル出力及び正常出力の状態を用
いて前記抽出された組合せ回路の入力境界における状態
を推定する手順と、 前記組合せ回路の入力境界における状態の推定が可能な
場合、推定された前記組合せ回路の入力境界における状
態を用いて論理シミュレーションを行う手順と、 前記論理シミュレーションの結果と前記順序回路の期待
値情報とを比較し、それにより、故障が伝搬された経路
を抽出して該経路の入力境界において接続される前段の
組合せ回路において前記組合せ回路の抽出手順を再度実
行する手順と、 前記組合せ回路の入力境界における状態の推定が不可能
な場合、前記組合せ回路の出力端子における故障出力の
状態値のみを用いて前記抽出された組合せ回路の入力境
界における状態を推定する手順と、 前記組合せ回路の出力端子における故障出力の状態値の
みを用いて推定された組合せ回路の入力境界における状
態を用いて論理シミュレーションを行う手順と、 前記論理シミュレーションの結果と前記順序回路の期待
値情報とを比較し、それにより、故障が伝搬された経路
を抽出すると同時に、前記組合せ回路における正常出力
を行わない不正端子及び該不正端子への伝搬経路を抽出
する手順と、 前記論理シミュレーションの結果と前記順序回路の期待
値情報との比較により抽出された故障伝搬経路と前記不
正端子への伝搬経路との交差ノードを求める手順と、 前記交差モードを始点として入力方向に回路を抽出する
ことにより前記故障伝搬経路と前記不正端子への伝搬経
路との共通領域を抽出する手順と、 前記故障伝搬経路から前記共通領域を削除し、故障候補
領域を抽出する手順と、 前記故障候補領域の優先順位を付ける手順とを順次行う
ことにより、前記順序回路の故障箇所の推定を行うこと
を特徴とする順序回路の故障箇所推定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217301A JP2921502B2 (ja) | 1996-08-19 | 1996-08-19 | 順序回路の故障箇所推定方法 |
| US08/905,641 US5968195A (en) | 1996-08-19 | 1997-08-04 | Estimation of failure section region with small simulation calculation quantity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217301A JP2921502B2 (ja) | 1996-08-19 | 1996-08-19 | 順序回路の故障箇所推定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1062494A JPH1062494A (ja) | 1998-03-06 |
| JP2921502B2 true JP2921502B2 (ja) | 1999-07-19 |
Family
ID=16702005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217301A Expired - Fee Related JP2921502B2 (ja) | 1996-08-19 | 1996-08-19 | 順序回路の故障箇所推定方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5968195A (ja) |
| JP (1) | JP2921502B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697981B2 (en) | 2000-01-28 | 2004-02-24 | Nec Corporation | System and method for evaluating the location of a failure in a logic circuit, and machine-readable recording medium having a recorded program |
| US6915494B2 (en) | 2000-05-30 | 2005-07-05 | Nec Electronics Corporation | Fault analyzing system, method for pursuing fault origin and information storage medium for storing computer program representative of the method |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3555071B2 (ja) | 1999-07-06 | 2004-08-18 | Ｎｅｃエレクトロニクス株式会社 | 故障伝搬経路推定方法、故障伝搬経路推定装置及び記録媒体 |
| JP3614811B2 (ja) | 2001-02-15 | 2005-01-26 | Ｎｅｃエレクトロニクス株式会社 | 組合せ論理回路における故障伝搬経路推定システム及び方法並びにプログラム |
| US6718498B2 (en) * | 2001-06-04 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Method and apparatus for the real time manipulation of a test vector to access the microprocessor state machine information using the integrated debug trigger |
| JP4907788B2 (ja) | 2001-07-12 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 故障伝搬経路推定システム |
| JP3930446B2 (ja) * | 2003-03-13 | 2007-06-13 | 株式会社東芝 | 半導体装置 |
| US20050038697A1 (en) * | 2003-06-30 | 2005-02-17 | Aaron Jeffrey A. | Automatically facilitated marketing and provision of electronic services |
| US7237266B2 (en) * | 2003-06-30 | 2007-06-26 | At&T Intellectual Property, Inc. | Electronic vulnerability and reliability assessment |
| US7409593B2 (en) * | 2003-06-30 | 2008-08-05 | At&T Delaware Intellectual Property, Inc. | Automated diagnosis for computer networks |
| US7324986B2 (en) * | 2003-06-30 | 2008-01-29 | At&T Delaware Intellectual Property, Inc. | Automatically facilitated support for complex electronic services |
| JP4636989B2 (ja) * | 2005-10-11 | 2011-02-23 | 富士通セミコンダクター株式会社 | 遅延解析装置、遅延解析方法、遅延解析プログラム、および記録媒体 |
| US9316689B2 (en) * | 2014-04-18 | 2016-04-19 | Breker Verification Systems | Scheduling of scenario models for execution within different computer threads and scheduling of memory regions for use with the scenario models |
| JP7032251B2 (ja) * | 2018-06-28 | 2022-03-08 | 日本電信電話株式会社 | 障害影響範囲の推論装置、障害原因の推論装置、障害影響範囲の推論方法、障害原因の推論方法、及びプログラム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855670A (en) * | 1985-03-15 | 1989-08-08 | Tektronix, Inc. | Method of providing information useful in identifying defects in electronic circuits |
| US4937765A (en) * | 1988-07-29 | 1990-06-26 | Mentor Graphics Corporation | Method and apparatus for estimating fault coverage |
| JPH06194416A (ja) * | 1992-12-24 | 1994-07-15 | Hitachi Ltd | 順序回路を含む論理回路の診断システムおよび診断方法 |
| US5633813A (en) * | 1994-05-04 | 1997-05-27 | Srinivasan; Seshan R. | Apparatus and method for automatic test generation and fault simulation of electronic circuits, based on programmable logic circuits |
| DE19536203A1 (de) * | 1994-09-28 | 1996-04-11 | Nec Corp | Fehlerdiagnoseverfahren für eine sequentielle Schaltung |
-
1996
- 1996-08-19 JP JP8217301A patent/JP2921502B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-04 US US08/905,641 patent/US5968195A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697981B2 (en) | 2000-01-28 | 2004-02-24 | Nec Corporation | System and method for evaluating the location of a failure in a logic circuit, and machine-readable recording medium having a recorded program |
| US6915494B2 (en) | 2000-05-30 | 2005-07-05 | Nec Electronics Corporation | Fault analyzing system, method for pursuing fault origin and information storage medium for storing computer program representative of the method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5968195A (en) | 1999-10-19 |
| JPH1062494A (ja) | 1998-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2921502B2 (ja) | 順序回路の故障箇所推定方法 | |
| US5640403A (en) | Fault diagnosis method for a sequential circuit | |
| US6301685B1 (en) | Error propagation path extraction system, error propagation path extraction method, and recording medium recording error propagation path extraction control program | |
| US6308293B1 (en) | Fault diagnosis apparatus and recording medium with a fault diagnosis program recorded thereon | |
| EP1132749B1 (en) | Method and apparatus for generating test sequence | |
| US5365528A (en) | Method for testing delay faults in non-scan sequential circuits | |
| JP2001208809A (ja) | 論理回路の故障箇所推定システムおよびその方法並びにプログラムを記録した機械読み取り可能な記録媒体 | |
| JP2655105B2 (ja) | 順序回路の故障箇所推定方法 | |
| US5528604A (en) | Test pattern generation for an electronic circuit using a transformed circuit description | |
| JP2865136B2 (ja) | テスト考慮論理合成システム | |
| JP3168988B2 (ja) | 順序回路の故障箇所推定方法及び故障箇所推定における候補抽出並びにその重み付け方法更にはその装置 | |
| JP2001021618A (ja) | 故障伝搬経路推定方法、故障伝搬経路推定装置及び記録媒体 | |
| EP0535573B1 (en) | Test sequence generation method | |
| JP2701753B2 (ja) | Ｌｓｉの故障箇所推定方法 | |
| JP3614811B2 (ja) | 組合せ論理回路における故障伝搬経路推定システム及び方法並びにプログラム | |
| Syal et al. | A novel, low-cost algorithm for sequentially untestable fault identification | |
| JP4907788B2 (ja) | 故障伝搬経路推定システム | |
| Iyer et al. | Surprises in sequential redundancy identification | |
| JP2785901B2 (ja) | 検査系列生成方法および検査系列生成装置 | |
| JP2780685B2 (ja) | 順序回路の故障箇所推定方法 | |
| JP3312605B2 (ja) | 逆論理展開システム及び逆論理展開方法並びにプログラムを記録した機械読み取り可能な記録媒体 | |
| JP2990813B2 (ja) | 故障シミュレーション方法 | |
| JP3077617B2 (ja) | 遅延シミュレータ | |
| JPH063420A (ja) | 組み合わせ論理回路のテストパタン生成方法 | |
| JPH1183945A (ja) | 論理回路の故障診断方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140430 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |