JP2915015B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2915015B2 JP2915015B2 JP1245907A JP24590789A JP2915015B2 JP 2915015 B2 JP2915015 B2 JP 2915015B2 JP 1245907 A JP1245907 A JP 1245907A JP 24590789 A JP24590789 A JP 24590789A JP 2915015 B2 JP2915015 B2 JP 2915015B2
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- Japan
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- layer
- interlayer insulating
- contact hole
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Description
【発明の詳細な説明】 ［概要］ 半導体装置及びその製造方法に係り、特に多層配線構
造を有する半導体集積回路及びその製造方法に関し、 比較的容易なパターン形成プロセスにより、配線層の
コンタクトホールの高精度の位置合わせを行ない、高密
度の多層配線構造を実現する半導体装置の製造方法を提
供することを目的とし、 半導体基板上に形成された第１の配線層と、前記第１
の配線層の側壁に形成された第１のサイドフォール層
と、前記第１の配線層上に形成された第１のストッパー
層と、前記第１のストッパー層上に形成された第１の層
間絶縁層と、前記第１の層間絶縁層に形成され、前記第
１のストッパー層の一端部及び前記半導体基板を露出す
る第１のコンタクトホールと、前記第１のコンタクトホ
ール内及び前記第１の層間絶縁層上に延在する第２の配
線層と、前記第２の配線層の側壁に形成された第２のサ
イドウォール層と、前記第１の層間絶縁層上及び前記第
２の配線層上に形成された第２の層間絶縁層と、前記第
１の層間絶縁層及び前記第２の層間絶縁層に形成され、
前記第１のストッパー層の他端部及び前記半導体基板を
露出する第２のコンタクトホールと、前記第２のコンタ
クトホール内及び前記第２の層間絶縁層上に延在する第
３の配線層とにより半導体装置を構成する。
造を有する半導体集積回路及びその製造方法に関し、 比較的容易なパターン形成プロセスにより、配線層の
コンタクトホールの高精度の位置合わせを行ない、高密
度の多層配線構造を実現する半導体装置の製造方法を提
供することを目的とし、 半導体基板上に形成された第１の配線層と、前記第１
の配線層の側壁に形成された第１のサイドフォール層
と、前記第１の配線層上に形成された第１のストッパー
層と、前記第１のストッパー層上に形成された第１の層
間絶縁層と、前記第１の層間絶縁層に形成され、前記第
１のストッパー層の一端部及び前記半導体基板を露出す
る第１のコンタクトホールと、前記第１のコンタクトホ
ール内及び前記第１の層間絶縁層上に延在する第２の配
線層と、前記第２の配線層の側壁に形成された第２のサ
イドウォール層と、前記第１の層間絶縁層上及び前記第
２の配線層上に形成された第２の層間絶縁層と、前記第
１の層間絶縁層及び前記第２の層間絶縁層に形成され、
前記第１のストッパー層の他端部及び前記半導体基板を
露出する第２のコンタクトホールと、前記第２のコンタ
クトホール内及び前記第２の層間絶縁層上に延在する第
３の配線層とにより半導体装置を構成する。
また、多層配線構造を有する半導体装置の製造方法に
おいて、上面に第１のストッパー層を有する第１の配線
層を形成する工程と、全面に第１の層間絶縁層を堆積し
た後、少なくともその開口部の一部が前記第１の配線層
の一端部の上方を含むマスクパターンを用い、前記第１
のストッパー層をエッチングストッパーとして、前記第
１の層間絶縁層に第１のコンタクトホールを形成する工
程と、前記第１のコンタクトホールを含む領域に第２の
配線層を形成する工程と、全面に第２の層間絶縁層を堆
積した後、少なくともその開口部の一部が前記第１の配
線層の他端部の上方を含むマスクパターンを用い、前記
第１のストッパー層をエッチングストッパーとして、前
記第１の層間絶縁層及び前記第２の層間絶縁層に第２の
コンタクトホールを形成する工程と、前記第２のコンタ
クトホールを含む領域に第３の配線層を形成する工程と
を含むように構成する。
おいて、上面に第１のストッパー層を有する第１の配線
層を形成する工程と、全面に第１の層間絶縁層を堆積し
た後、少なくともその開口部の一部が前記第１の配線層
の一端部の上方を含むマスクパターンを用い、前記第１
のストッパー層をエッチングストッパーとして、前記第
１の層間絶縁層に第１のコンタクトホールを形成する工
程と、前記第１のコンタクトホールを含む領域に第２の
配線層を形成する工程と、全面に第２の層間絶縁層を堆
積した後、少なくともその開口部の一部が前記第１の配
線層の他端部の上方を含むマスクパターンを用い、前記
第１のストッパー層をエッチングストッパーとして、前
記第１の層間絶縁層及び前記第２の層間絶縁層に第２の
コンタクトホールを形成する工程と、前記第２のコンタ
クトホールを含む領域に第３の配線層を形成する工程と
を含むように構成する。
［産業上の利用分野］ 本発明は半導体装置及びその製造方法に係り、特に多
層配線構造を有する半導体集積回路及びその製造方法に
関する。
層配線構造を有する半導体集積回路及びその製造方法に
関する。
［従来の技術］ 近年、微細化の一途を辿る半導体集積回路において
は、横方向の高密度化と共に、配線層の多層化も行なわ
れるようになってきた。そしてこの配線層の多層化の際
には、パターンの微細化と配線のためのコンタクトホー
ルの高精度の位置合わせが要求される。
は、横方向の高密度化と共に、配線層の多層化も行なわ
れるようになってきた。そしてこの配線層の多層化の際
には、パターンの微細化と配線のためのコンタクトホー
ルの高精度の位置合わせが要求される。
従来、こうした配線層のパターン微細化及びコンタク
トホールの高精度な位置合わせ技術は、例えば縮小投影
を用いた極めて構成落のステッパー露光装置等によって
行なわれていた。
トホールの高精度な位置合わせ技術は、例えば縮小投影
を用いた極めて構成落のステッパー露光装置等によって
行なわれていた。
［発明が解決しようとする課題］ しかし、このような従来の多層配線層の形成方法にお
いては、配線層のコンタクトホールを高精度に位置合わ
せして開口するために、極めて高精度の装置を用いる必
要があることにより、作業性が低下し高コストになると
いう問題があった。
いては、配線層のコンタクトホールを高精度に位置合わ
せして開口するために、極めて高精度の装置を用いる必
要があることにより、作業性が低下し高コストになると
いう問題があった。
そこで本発明は、比較的容易なパターン形成プロセス
により、配線層のコンタクトホールの高精度の位置合わ
せを行ない、高密度の多層配線構造を実現する半導体装
置の製造方法を提供することを目的とする。
により、配線層のコンタクトホールの高精度の位置合わ
せを行ない、高密度の多層配線構造を実現する半導体装
置の製造方法を提供することを目的とする。
［課題を解決するための手段］ 上記課題は、半導体基板上に形成された第１の配線層
と、前記第１の配線層の側壁に形成された第１のサイド
ウォール層と、前記第１の配線層上に形成された第１の
ストッパー層と、前記第１のストッパー層上に形成され
た第１の層間絶縁層と、前記第１の層間絶縁層に形成さ
れ、前記第１のストッパー層の一端部及び前記半導体基
板を露出する第１のコンタクトホールと、前記第１のコ
ンタクトホール内及び前記第１の層間絶縁層上に延在す
る第２の配線層と、前記第２の配線層の側壁に形成され
た第２のサイドウォール層と、前記第１の層間絶縁層上
及び前記第２の配線層上に形成された第２の層間絶縁層
と、前記第１の層間絶縁層及び前記第２の層間絶縁層に
形成され、前記第１のストッパー層の他端部及び前記半
導体基板を露出する第２のコンタクトホールと、前記第
２のコンタクトホール内及び前記第２の層間絶縁層上に
延在する第３の配線層とを有することを特徴とする半導
体装置によって達成される。
と、前記第１の配線層の側壁に形成された第１のサイド
ウォール層と、前記第１の配線層上に形成された第１の
ストッパー層と、前記第１のストッパー層上に形成され
た第１の層間絶縁層と、前記第１の層間絶縁層に形成さ
れ、前記第１のストッパー層の一端部及び前記半導体基
板を露出する第１のコンタクトホールと、前記第１のコ
ンタクトホール内及び前記第１の層間絶縁層上に延在す
る第２の配線層と、前記第２の配線層の側壁に形成され
た第２のサイドウォール層と、前記第１の層間絶縁層上
及び前記第２の配線層上に形成された第２の層間絶縁層
と、前記第１の層間絶縁層及び前記第２の層間絶縁層に
形成され、前記第１のストッパー層の他端部及び前記半
導体基板を露出する第２のコンタクトホールと、前記第
２のコンタクトホール内及び前記第２の層間絶縁層上に
延在する第３の配線層とを有することを特徴とする半導
体装置によって達成される。
また、上記の半導体装置において、前記第２の配線層
上に第２のストッパー層を更に有し、前記第２のコンタ
クトホールは、前記第１のストッパー層の前記他端部、
前記第２のストッパー層及び前記半導体基板を露出する
ようにしてもよい。
上に第２のストッパー層を更に有し、前記第２のコンタ
クトホールは、前記第１のストッパー層の前記他端部、
前記第２のストッパー層及び前記半導体基板を露出する
ようにしてもよい。
また、上記課題は、多層配線構造を有する半導体装置
の製造方法において、上面に第１のストッパー層を有す
る第１の配線層を形成する工程と、全面に第１の層間絶
縁層を堆積した後、少なくともその開口部の一部が前記
第１の配線層の一端部の上方を含むマスクパターンを用
い、前記第１のストッパー層をエッチングストッパーと
して、前記第１の層間絶縁層に第１のコンタクトホール
を形成する工程と、前記第１のコンタクトホールを含む
領域に第２の配線層を形成する工程と、全面に第２の層
間絶縁層を堆積した後、少なくともその開口部の一部が
前記第１の配線層の他端部の上方を含むマスクパターン
を用い、前記第１のストッパー層をエッチングストッパ
ーとして、前記第１の層間絶縁層及び前記第２の層間絶
縁層に第２のコンタクトホールを形成する工程と前記第
２のコンタクトホールを含む領域に第３の配線層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法によっても達成される。
の製造方法において、上面に第１のストッパー層を有す
る第１の配線層を形成する工程と、全面に第１の層間絶
縁層を堆積した後、少なくともその開口部の一部が前記
第１の配線層の一端部の上方を含むマスクパターンを用
い、前記第１のストッパー層をエッチングストッパーと
して、前記第１の層間絶縁層に第１のコンタクトホール
を形成する工程と、前記第１のコンタクトホールを含む
領域に第２の配線層を形成する工程と、全面に第２の層
間絶縁層を堆積した後、少なくともその開口部の一部が
前記第１の配線層の他端部の上方を含むマスクパターン
を用い、前記第１のストッパー層をエッチングストッパ
ーとして、前記第１の層間絶縁層及び前記第２の層間絶
縁層に第２のコンタクトホールを形成する工程と前記第
２のコンタクトホールを含む領域に第３の配線層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法によっても達成される。
また、上記の半導体装置の製造方法において、前記第
１のコンタクトホール及び前記第２のコンタクトホール
形成と同時に、前記第１の配線層の側壁にサイドウォー
ル層を設けるようにしてもよい。
１のコンタクトホール及び前記第２のコンタクトホール
形成と同時に、前記第１の配線層の側壁にサイドウォー
ル層を設けるようにしてもよい。
また、上記課題は、多層配線構造を有する半導体装置
の製造方法において、上面に第１のストッパー層を有す
る第１の配線層を形成する工程と、全面に第１の層間絶
縁層を堆積した後、前記第１の層間絶縁層に第１のコン
タクトホールを開口する工程と、前記第１のコンタクト
ホールを含み、前記第１の配線層上に延在する第２の配
線層を形成する工程と、上面に第２のストッパー層を有
する第２の配線層を形成する工程と、全面に第２の層間
絶縁層を堆積した後、少なくともその開口部の一部が前
記第２の配線層の一端部及び前記第１の配線層の一端部
の上方を含むマスクパターンを用い、前記第１のストッ
パー層及び前記第２のストッパー層をエッチングストッ
パーとして、前記第１の層間絶縁層及び及び前記第２の
層間絶縁層に第２のコンタクトホールを形成する工程
と、前記第２のコンタクトホールを含む領域に第３の配
線層を形成する工程とを含むことを特徴とする半導体層
の製造方法によっても達成される。
の製造方法において、上面に第１のストッパー層を有す
る第１の配線層を形成する工程と、全面に第１の層間絶
縁層を堆積した後、前記第１の層間絶縁層に第１のコン
タクトホールを開口する工程と、前記第１のコンタクト
ホールを含み、前記第１の配線層上に延在する第２の配
線層を形成する工程と、上面に第２のストッパー層を有
する第２の配線層を形成する工程と、全面に第２の層間
絶縁層を堆積した後、少なくともその開口部の一部が前
記第２の配線層の一端部及び前記第１の配線層の一端部
の上方を含むマスクパターンを用い、前記第１のストッ
パー層及び前記第２のストッパー層をエッチングストッ
パーとして、前記第１の層間絶縁層及び及び前記第２の
層間絶縁層に第２のコンタクトホールを形成する工程
と、前記第２のコンタクトホールを含む領域に第３の配
線層を形成する工程とを含むことを特徴とする半導体層
の製造方法によっても達成される。
また、上記の半導体層の製造方法において、前記第２
のコンタクトホール形成と同時に、前記第１配線層及び
前記第２の配線層の側壁にサイドウォール層を設けるよ
うにしてもよい。
のコンタクトホール形成と同時に、前記第１配線層及び
前記第２の配線層の側壁にサイドウォール層を設けるよ
うにしてもよい。
また、上記の半導体装置の製造方法において、前記第
１の配線層はワード線を、前記第２の配線層はビット線
を、前記第３の配線層はキャパシターの一電極をそれぞ
れ構成するようにしてもよい。
１の配線層はワード線を、前記第２の配線層はビット線
を、前記第３の配線層はキャパシターの一電極をそれぞ
れ構成するようにしてもよい。
［作 用］ 本発明は、ストッパー層を第１の配線層上に形成する
ことにより、第２の配線層のコンタクトホールを開口す
る際に、ストッパー層をマスクとして用いてセルフアラ
インにホール形成を行なうことができる。これにより、
ある程度ラフなコンタクトマスクパターンを用いても第
２の配線層のコンタクトホールの位置合わせ高精度に行
なうことができると共に、開口されたコンタクトホール
において、第１の配線層の上部及び側面のストッパー層
及びサイドウォール層によって第１の配線層と第２の配
線層とを完全に分離することができる。
ことにより、第２の配線層のコンタクトホールを開口す
る際に、ストッパー層をマスクとして用いてセルフアラ
インにホール形成を行なうことができる。これにより、
ある程度ラフなコンタクトマスクパターンを用いても第
２の配線層のコンタクトホールの位置合わせ高精度に行
なうことができると共に、開口されたコンタクトホール
において、第１の配線層の上部及び側面のストッパー層
及びサイドウォール層によって第１の配線層と第２の配
線層とを完全に分離することができる。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。
明する。
第１図は、本発明の一実施例によるメモリセルの製造
方法を示す工程図、第２図及び第３図は、それぞれ第１
図に示された工程により製造されたメモリセルの平面図
及び斜視図である。
方法を示す工程図、第２図及び第３図は、それぞれ第１
図に示された工程により製造されたメモリセルの平面図
及び斜視図である。
例えばシリコン基板からなる半導体基板２上に、SiO2
層４及びSi3N4層６を順に形成した後、パターニングし
たレジスト（図示せず）を用いてフィールド領域のSi3N
4層６を選択的に除去する。そして素子領域上のレジス
ト及びSi3N4層６をマスクとして、フィールド領域に選
択的にB+（硼素イオン）のイオン注入を行ない、B+イオ
ン注入領域８を形成する（第１図（ａ）参照）。
層４及びSi3N4層６を順に形成した後、パターニングし
たレジスト（図示せず）を用いてフィールド領域のSi3N
4層６を選択的に除去する。そして素子領域上のレジス
ト及びSi3N4層６をマスクとして、フィールド領域に選
択的にB+（硼素イオン）のイオン注入を行ない、B+イオ
ン注入領域８を形成する（第１図（ａ）参照）。
次いで、Si3N4層６をマスクとするLOCOS（Local Oxid
ation of silicon）法により、フィールド領域に厚い膜
厚のフィールド酸化膜10を形成して、素子領域の分離を
行なう。このとき、B+イオン注入領域８はアニールされ
てフィールド酸化膜10下のｐ型チャネルカット層8aとな
る。
ation of silicon）法により、フィールド領域に厚い膜
厚のフィールド酸化膜10を形成して、素子領域の分離を
行なう。このとき、B+イオン注入領域８はアニールされ
てフィールド酸化膜10下のｐ型チャネルカット層8aとな
る。
そしてSi3N4層６及びSiO2層４を除去した後、素子領
域の半導体基板２上にゲート酸化膜12を形成する。続い
て、ポリシリコン層14、SiO2層16及びAlNXストッパー層
18を順に形成する。そしてAlNXストッパー層18上にレジ
スト20を塗布して、所定の形状にパターニングする（第
１図（ｂ）参照）。
域の半導体基板２上にゲート酸化膜12を形成する。続い
て、ポリシリコン層14、SiO2層16及びAlNXストッパー層
18を順に形成する。そしてAlNXストッパー層18上にレジ
スト20を塗布して、所定の形状にパターニングする（第
１図（ｂ）参照）。
次いで、このパターニングしたレジスト20をマスクと
して、AlNXストッパー層18、SiO2層16及びポリシリコン
層14を順に選択エッチングする。こうして、ポリシリコ
ン層からなる複数のワードライン14aが形成される。な
お、このエッチングの際、ポリシリコン層14とSiO2層16
及びAlNXストッパー層18とのエッチング速度の異なるエ
ッチャントを用いて、図に示すように、ワードライン14
aをサイドエッチンすることが望ましい。
して、AlNXストッパー層18、SiO2層16及びポリシリコン
層14を順に選択エッチングする。こうして、ポリシリコ
ン層からなる複数のワードライン14aが形成される。な
お、このエッチングの際、ポリシリコン層14とSiO2層16
及びAlNXストッパー層18とのエッチング速度の異なるエ
ッチャントを用いて、図に示すように、ワードライン14
aをサイドエッチンすることが望ましい。
続いて、レジスト20を除去した後、AlNXストッパー層
18、SiO2層16及びワードライン14aをマスクとして、選
択的にAs+（ヒ素イオン）のイオン注入を行ない、As+イ
オン注入領域22を形成する（第１図（ｃ）参照）。
18、SiO2層16及びワードライン14aをマスクとして、選
択的にAs+（ヒ素イオン）のイオン注入を行ない、As+イ
オン注入領域22を形成する（第１図（ｃ）参照）。
次いで、As+イオン注入領域22をアニール処理によっ
てｎ型ビットコンタクト領域22a及びｎ型キャパシタ不
純物領域22bとすると共に、全面にSiO2からなる層間絶
縁層24を堆積させる。そして層間絶縁層24上にレジスト
26を塗布し、所定の形状にパターニングした後、このパ
ターニングしたレジスト26をマスクとしてRIE（Reactiv
e Ion Etching）法による層間絶縁層24の選択エッチン
グを行ない、ｎ型ビットコンタクト領域22a上にビット
コンタクトホール28を開口する。
てｎ型ビットコンタクト領域22a及びｎ型キャパシタ不
純物領域22bとすると共に、全面にSiO2からなる層間絶
縁層24を堆積させる。そして層間絶縁層24上にレジスト
26を塗布し、所定の形状にパターニングした後、このパ
ターニングしたレジスト26をマスクとしてRIE（Reactiv
e Ion Etching）法による層間絶縁層24の選択エッチン
グを行ない、ｎ型ビットコンタクト領域22a上にビット
コンタクトホール28を開口する。
このとき、ワードライン14a上にはAlNXストッパー層1
8が形成されているため、レジスト26のパターニングが
非常にラフであっても、AlNXストッパー層18をマスクと
してセルアラインにエッチングされることにより、開口
されるビットコンタクトホール28は高精度に位置合わせ
される。また、ｎ型ビットコンタクト領域22aに隣接す
るワードライン14a側壁には、SiO2からなるサイドウォ
ール層24aが残留する（第１図（ｄ）参照）。
8が形成されているため、レジスト26のパターニングが
非常にラフであっても、AlNXストッパー層18をマスクと
してセルアラインにエッチングされることにより、開口
されるビットコンタクトホール28は高精度に位置合わせ
される。また、ｎ型ビットコンタクト領域22aに隣接す
るワードライン14a側壁には、SiO2からなるサイドウォ
ール層24aが残留する（第１図（ｄ）参照）。
次いで、ポリシリコン層、SiO2膜及びAlNXストッパー
層を順に形成した後、所定の形状にパターニングして、
ビットコンタクトホール28を介してｎ型ビットコンタク
ト領域22aに接続されるポリシリコンからなるビットラ
イン30並びにこのビットライン30上のSiO2層32及びAlNX
ストッパー層34を形成する。このとき、ワードライン14
a上のAlNXストッパー層18及び側面のサイドウォール層2
4aにより、ビットコンタクトホール28内のビットライン
30とこれに隣接するワードライン14aとは、完全に分離
される。なお、この工程において、ビットライン30を形
成する際、ポリシリコン層とSiO2膜及びAlNXストッパー
層とのエッチング速度の異なるエッチャントを用いて、
ポリシリコンからなるビットライン30をサイドエッチす
ることが望ましい（第１図（ｅ）参照）。
層を順に形成した後、所定の形状にパターニングして、
ビットコンタクトホール28を介してｎ型ビットコンタク
ト領域22aに接続されるポリシリコンからなるビットラ
イン30並びにこのビットライン30上のSiO2層32及びAlNX
ストッパー層34を形成する。このとき、ワードライン14
a上のAlNXストッパー層18及び側面のサイドウォール層2
4aにより、ビットコンタクトホール28内のビットライン
30とこれに隣接するワードライン14aとは、完全に分離
される。なお、この工程において、ビットライン30を形
成する際、ポリシリコン層とSiO2膜及びAlNXストッパー
層とのエッチング速度の異なるエッチャントを用いて、
ポリシリコンからなるビットライン30をサイドエッチす
ることが望ましい（第１図（ｅ）参照）。
次いで、全面にSiO2からなる層間絶縁層36を堆積させ
る。そして層間絶縁層36上にレジスト38を塗布し、所定
の形状にパターニングした後、このパターニングしたレ
ジスト38をマスクとするRIE法により、ｎ型キャパシタ
不純物領域22b上にキャパシタコンタクトホール40を開
口する。
る。そして層間絶縁層36上にレジスト38を塗布し、所定
の形状にパターニングした後、このパターニングしたレ
ジスト38をマスクとするRIE法により、ｎ型キャパシタ
不純物領域22b上にキャパシタコンタクトホール40を開
口する。
このときも、ゼットコンタクトホール28を開口する工
程と同様に、ワードライン14a上にはAlNXストッパー層1
8が形成され、またビットライン30上にはAlNXストッパ
ー層34が形成されているため、レジスト38のパターニン
グが非常にラフであっても、AlNXストッパー層34及びAl
NXストッパー層18をマスクとしてセルアラインにエッチ
ングされることにより、キャパシタコンタクトホール40
は高精度に位置合わせされる。また、ｎ型キャパシタ不
純物領域22bに隣接するビットライン30側壁及びワード
ライン14a側壁には、それぞれSiO2からなるサイドウォ
ール層36a及びサイドウォール層24bが残留する（第１図
（ｆ）参照）。
程と同様に、ワードライン14a上にはAlNXストッパー層1
8が形成され、またビットライン30上にはAlNXストッパ
ー層34が形成されているため、レジスト38のパターニン
グが非常にラフであっても、AlNXストッパー層34及びAl
NXストッパー層18をマスクとしてセルアラインにエッチ
ングされることにより、キャパシタコンタクトホール40
は高精度に位置合わせされる。また、ｎ型キャパシタ不
純物領域22bに隣接するビットライン30側壁及びワード
ライン14a側壁には、それぞれSiO2からなるサイドウォ
ール層36a及びサイドウォール層24bが残留する（第１図
（ｆ）参照）。
次いで、ｎ型キャパシタ不純物領域22b上のキャパシ
タコンタクトホール40に、ポリシリコンからなるキャパ
シタ層42を形成する。このキャパシタ層42は、キャパシ
タ容量を高めるため表面積を大きくしたフィン構造を有
している。そしてビットライン30上のAlNXストッパー層
34及び側面のサイドウォール層36aにより、またワード
ライン14a上のAlNXストッパー層18及び側面のサイドウ
ォール層24aにより、キャパシタコンタクトホール40内
のキャパシタ層42とこれに隣接するビットライン30及び
ワードライン14aとは、完全に分離される。
タコンタクトホール40に、ポリシリコンからなるキャパ
シタ層42を形成する。このキャパシタ層42は、キャパシ
タ容量を高めるため表面積を大きくしたフィン構造を有
している。そしてビットライン30上のAlNXストッパー層
34及び側面のサイドウォール層36aにより、またワード
ライン14a上のAlNXストッパー層18及び側面のサイドウ
ォール層24aにより、キャパシタコンタクトホール40内
のキャパシタ層42とこれに隣接するビットライン30及び
ワードライン14aとは、完全に分離される。
続いて、フィン構造のキャパシタ層42上に、SiO2層/S
i3N4層44を形成した後、このSiO2層/Si3N4層44及び層間
絶縁層36上に、ポリシリコンからなるセルプレート層46
を形成する（第１図（ｇ）参照）。
i3N4層44を形成した後、このSiO2層/Si3N4層44及び層間
絶縁層36上に、ポリシリコンからなるセルプレート層46
を形成する（第１図（ｇ）参照）。
次に、このようにして作製されたメモリセルの平面図
及び斜視図を、それぞれ第２図及び第３図に示す。
及び斜視図を、それぞれ第２図及び第３図に示す。
第１図（ｃ）に示す工程で形成されるワードライン14
a及び第１図（ｅ）に示す工程で形成されるビットライ
ン30は、メッシュ状に配線されている。そしてこれらワ
ードライン14a及びビットライン30上にはそれぞれAlNX
ストッパー層18,34が形成されているため、第１図
（ｄ）に示す工程において、ビットコンタクトホール28
を開口するためのレジストマスクをパターニングする際
に、第２図のＡ部に破線で示されるような非常にラフな
ビットコンタクトマスクパターンを用いることができ
る。同様にして、第１図（ｆ）に示す工程において、キ
ャパシタコンタクトホール40を開口するためのレジスト
マスクをパターニングする際に、Ｂ部に破線で示される
ような非常にラフなキャパシタコンタクトマスクパター
ンを用いることができる。
a及び第１図（ｅ）に示す工程で形成されるビットライ
ン30は、メッシュ状に配線されている。そしてこれらワ
ードライン14a及びビットライン30上にはそれぞれAlNX
ストッパー層18,34が形成されているため、第１図
（ｄ）に示す工程において、ビットコンタクトホール28
を開口するためのレジストマスクをパターニングする際
に、第２図のＡ部に破線で示されるような非常にラフな
ビットコンタクトマスクパターンを用いることができ
る。同様にして、第１図（ｆ）に示す工程において、キ
ャパシタコンタクトホール40を開口するためのレジスト
マスクをパターニングする際に、Ｂ部に破線で示される
ような非常にラフなキャパシタコンタクトマスクパター
ンを用いることができる。
すなわち、このようなＡ部のビットコンタクトマスク
パターン及びＢ部のキャパシタコンタクトマスクパター
ンを非常にラフに形成しても、その後のエッチ工程にお
いては、ワードライン14a及びビットライン30上にそれ
ぞれ形成されたAlNXストッパー層18,34がマスクとして
働き、セルフアラインにビットコンタクト部48及びキャ
パシタコンタクト部50が形成される。
パターン及びＢ部のキャパシタコンタクトマスクパター
ンを非常にラフに形成しても、その後のエッチ工程にお
いては、ワードライン14a及びビットライン30上にそれ
ぞれ形成されたAlNXストッパー層18,34がマスクとして
働き、セルフアラインにビットコンタクト部48及びキャ
パシタコンタクト部50が形成される。
このようにして、高精度の装置を用いることなく、従
来の加工精度のレベルでそのフォトリソグラフィ及びエ
ッチングを行なうことにより、ビットコンタクトホール
28及びキャパシタコンタクトホール40を高精度に位置合
わせして形成することができる。従って、第３図に示さ
れるように、ワードライン14a、ビットライン30及びキ
ャパシタ層42の多層配線構造の高密度化を実現すること
ができる。
来の加工精度のレベルでそのフォトリソグラフィ及びエ
ッチングを行なうことにより、ビットコンタクトホール
28及びキャパシタコンタクトホール40を高精度に位置合
わせして形成することができる。従って、第３図に示さ
れるように、ワードライン14a、ビットライン30及びキ
ャパシタ層42の多層配線構造の高密度化を実現すること
ができる。
このように本実施例によれば、ワードライン14a及び
ビットライン30上にはそれぞれAlNXストッパー層18,34
を形成することにより、これらのAlNXストッパー層18,3
4をマスクとして用いて、セルフアラインにビットコン
タクトホール28及びキャパシタコンタクトホール40を形
成することができる。従って、ワードライン14a、ビッ
トライン30及びキャパシタ層42の多層配線構造における
ビットコンタクトホール28及びキャパシタコンタクトホ
ール40の位置合わせを高精度に行なうことができる。
ビットライン30上にはそれぞれAlNXストッパー層18,34
を形成することにより、これらのAlNXストッパー層18,3
4をマスクとして用いて、セルフアラインにビットコン
タクトホール28及びキャパシタコンタクトホール40を形
成することができる。従って、ワードライン14a、ビッ
トライン30及びキャパシタ層42の多層配線構造における
ビットコンタクトホール28及びキャパシタコンタクトホ
ール40の位置合わせを高精度に行なうことができる。
また、ビットコンタクトホール28及びキャパシタコン
タクトホール40を開口する際、ワードライン14a側壁及
びビットライン30側壁にSiO2サイドウォール層24a,24b,
30aを形成することにより、ビットコンタクトホール28
及びキャパシタコンタクトホール40内におけるワードラ
イン14a、ヒットライン30及びキャパシタ層42の相互の
絶縁性を完全にすることができる。
タクトホール40を開口する際、ワードライン14a側壁及
びビットライン30側壁にSiO2サイドウォール層24a,24b,
30aを形成することにより、ビットコンタクトホール28
及びキャパシタコンタクトホール40内におけるワードラ
イン14a、ヒットライン30及びキャパシタ層42の相互の
絶縁性を完全にすることができる。
本発明者は、このような本実施例による比較的容易の
パターン形成プロセスを用いて、２μm2/bitのセル面積
の高密度なＤ−RAMを作製することができた。
パターン形成プロセスを用いて、２μm2/bitのセル面積
の高密度なＤ−RAMを作製することができた。
なお、上記実施例においては、ワードライン14a及び
ビットライン30上に形成するストッパー層としてAlNXを
用いているが、AlOXであってもよい。また、SiNXを用い
ることも考えられるが、本発明者らの実験によれば、Al
NX膜又はAlOX膜の場合、SiO2膜との選択比が100〜200で
あるのに対して、SiNX膜の場合は10〜20である。このた
め、SiO2からなる層間絶縁層のエッチングの際に充分な
マスク性を有しない。従って、ストッパー層としてAlNX
又はAlOXを用いることにより、歩留まりを向上させるこ
とができる。
ビットライン30上に形成するストッパー層としてAlNXを
用いているが、AlOXであってもよい。また、SiNXを用い
ることも考えられるが、本発明者らの実験によれば、Al
NX膜又はAlOX膜の場合、SiO2膜との選択比が100〜200で
あるのに対して、SiNX膜の場合は10〜20である。このた
め、SiO2からなる層間絶縁層のエッチングの際に充分な
マスク性を有しない。従って、ストッパー層としてAlNX
又はAlOXを用いることにより、歩留まりを向上させるこ
とができる。
［発明の効果］ 以上のように本発明によれば、多層配線構造を有する
半導体装置の製造方法において、ストッパー層を第１の
配線層上に形成し、第２の配線層のコンタクトホールを
開口する際に、このストッパー層をマスクとして用いて
セルフアライメントにホール形成を行なうことにより、
第２の配線層のコンタクトホールの位置合わせを高精度
に行なうことができると共に、コンタクトホールにおけ
る第１の配線層と第２の配線層との絶縁性を完全にする
ことができる。
半導体装置の製造方法において、ストッパー層を第１の
配線層上に形成し、第２の配線層のコンタクトホールを
開口する際に、このストッパー層をマスクとして用いて
セルフアライメントにホール形成を行なうことにより、
第２の配線層のコンタクトホールの位置合わせを高精度
に行なうことができると共に、コンタクトホールにおけ
る第１の配線層と第２の配線層との絶縁性を完全にする
ことができる。
これにより、比較的容易なパターン形成プロセスによ
り、配線層のコンタクトホールの高精度の位置合わせを
行なうことができ、高密度化を実現することができる。
り、配線層のコンタクトホールの高精度の位置合わせを
行なうことができ、高密度化を実現することができる。
第１図は、本発明の一実施例によるメモリセルの製造方
法を示す工程図、 第２図は、第１図に示された工程により製造されたメモ
リセルの平面図、 第３図は、第１図に示された工程により製造されたメモ
リセルの斜視図である。 図において、 ２……半導体基板、 4,16,32……SiO2層、 ６……Si3N4層、 ８……B+イオン注入領域、 8a……ｐ型チャネルカット層、 10……フィールド酸化膜、 12……ゲート酸化膜、 14……ポリシリコン層、 14a……ワードライン、 18,34……AlNXストッパー層、 20,26,38……レジスト 22……As+イオン注入領域、 22a……ｎ型ビットコンタクト領域、 22b……ｎ型キャパシタ不純物領域、 24,36……層間絶縁層、 24a,24b,36a……サイドウォール層、 28……ビットコンタクトホール、 30……ビットライン、 40……キャパシタコンタクトホール、 42……キャパシタ層、 44……SiO2層/Si3N4層、 46……セルプレート層、 48……ビットコンタクト部、 50……キャパシタコンタクト部。
法を示す工程図、 第２図は、第１図に示された工程により製造されたメモ
リセルの平面図、 第３図は、第１図に示された工程により製造されたメモ
リセルの斜視図である。 図において、 ２……半導体基板、 4,16,32……SiO2層、 ６……Si3N4層、 ８……B+イオン注入領域、 8a……ｐ型チャネルカット層、 10……フィールド酸化膜、 12……ゲート酸化膜、 14……ポリシリコン層、 14a……ワードライン、 18,34……AlNXストッパー層、 20,26,38……レジスト 22……As+イオン注入領域、 22a……ｎ型ビットコンタクト領域、 22b……ｎ型キャパシタ不純物領域、 24,36……層間絶縁層、 24a,24b,36a……サイドウォール層、 28……ビットコンタクトホール、 30……ビットライン、 40……キャパシタコンタクトホール、 42……キャパシタ層、 44……SiO2層/Si3N4層、 46……セルプレート層、 48……ビットコンタクト部、 50……キャパシタコンタクト部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (7)
- 【請求項１】半導体基板上に形成された第１の配線層
と、 前記第１の配線層の側壁に形成された第１のサイドウォ
ール層と、 前記第１の配線層上に形成された第１のストッパー層
と、 前記第１のストッパー層上に形成された第１の層間絶縁
層と、 前記第１の層間絶縁層に形成され、前記第１のストッパ
ー層の一端部及び前記半導体基板を露出する第１のコン
タクトホールと、 前記第１のコンタクトホール内及び前記第１の層間絶縁
層上に延在する第２の配線層と、 前記第２の配線層の側壁に形成された第２のサイドウォ
ール層と、 前記第１の層間絶縁層上及び前記第２の配線層上に形成
された第２の層間絶縁層と、 前記第１の層間絶縁層及び前記第２の層間絶縁層に形成
され、前記第１のストッパー層の他端部及び前記半導体
基板を露出する第２のコンタクトホールと、 前記第２のコンタクトホール内及び前記第２の層間絶縁
層上に延在する第３の配線層と を有することを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、 前記第２の配線層上に第２のストッパー層を更に有し、 前記第２のコンタクトホールは、前記第２のストッパー
層の前記他端部、前記第２のストッパー層及び前記半導
体基板を露出する ことを特徴とする半導体装置。 - 【請求項３】多層配線構造を有する半導体装置の製造方
法において、 上面に第１のストッパー層を有する第１の配線層を形成
する工程と、 全面に第１の層間絶縁層を堆積した後、少なくともその
開口部の一部が前記第１の配線層の一端部の上方を含む
マスクパターンを用い、前記第１のストッパー層をエッ
チングストッパーとして、前記第１の層間絶縁層に第１
のコンタクトホールを形成する工程と、 前記第１のコンタクトホールを含む領域に第２の配線層
を形成する工程と、 全面に第２の層間絶縁層を堆積した後、少なくともその
開口部の一部が前記第１の配線層の他端部の上方を含む
マスクパターンを用い、前記第１のストッパー層をエッ
チングストッパーとして、前記第１の層間絶縁層及び前
記第２の層間絶縁層に第２のコンタクトホールを形成す
る工程と、 前記第２のコンタクトホールを含む領域に第３の配線層
を形成する工程と を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】請求項３記載の半導体装置の製造方法にお
いて、 前記第１のコンタクトホール及び前記第２のコンタクト
ホール形成と同時に、前記第１の配線層の側壁にサイド
ウォール層を設ける ことを特徴とする半導体装置の製造方法。 - 【請求項５】多層配線構造を有する半導体装置の製造方
法において、 上面に第１のストッパー層を有する第１の配線層を形成
する工程と、 全面に第１の層間絶縁層を堆積した後、前記第１の層間
絶縁層に第１のコンタクトホールを開口する工程と、 前記第１のコンタクトホールを含み、前記第１の配線層
上に延在する第２の配線層を形成する工程と、 上面に第２のストッパー層を有する第２の配線層を形成
する工程と、 全面に第２の層間絶縁層を堆積した後、少なくともその
開口部の一部が前記第２の配線層の一端部及び前記第１
の配線層の一端部の上方を含むマスクパターンを用い、
前記第１のストッパー層及び前記第２のストッパー層を
エッチングストッパーとして、前記第１の層間絶縁層及
び及び前記第２の層間絶縁層に第２のコンタクトホール
を形成する工程と、 前記第２のコンタクトホールを含む領域に第３の配線層
を形成する工程とを含むことを特徴とする半導体層の製
造方法。 - 【請求項６】請求項５記載の半導体層の製造方法におい
て、 前記第２のコンタクトホール形成と同時に、前記第１配
線層及び前記第２の配線層の側壁にサイドウォール層を
設ける ことを特徴とする半導体装置の製造方法。 - 【請求項７】請求項３乃至６のいずれか１項に記載の半
導体装置の製造方法において、 前記第１の配線層はワード線を、前記第２の配線層はビ
ット線を、前記第３の配線層はキャパシターの一電極を
それぞれ構成する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245907A JP2915015B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245907A JP2915015B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03106027A JPH03106027A (ja) | 1991-05-02 |
| JP2915015B2 true JP2915015B2 (ja) | 1999-07-05 |
Family
ID=17140602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245907A Expired - Lifetime JP2915015B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915015B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720796B2 (ja) * | 1994-11-15 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2663900B2 (ja) * | 1995-02-28 | 1997-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4166455B2 (ja) | 2001-10-01 | 2008-10-15 | 株式会社半導体エネルギー研究所 | 偏光フィルム及び発光装置 |
| JP4024510B2 (ja) | 2001-10-10 | 2007-12-19 | 株式会社半導体エネルギー研究所 | 記録媒体、および基材 |
| US7605414B2 (en) * | 2005-01-24 | 2009-10-20 | Macronix International Co., Ltd. | MOS transistors having low-resistance salicide gates and a self-aligned contact between them |
| CN109427650B (zh) * | 2017-08-24 | 2021-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
1989
- 1989-09-20 JP JP1245907A patent/JP2915015B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03106027A (ja) | 1991-05-02 |
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