JP2904081B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に絶縁ゲート電界効果トランジスタのゲー
ト電極構造の形成方法に関する。
法に関し、特に絶縁ゲート電界効果トランジスタのゲー
ト電極構造の形成方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造のソース・ドレインを有する絶
縁ゲート電界効果トランジスタ（以下、ＭＯＳトランジ
スタと呼称する）において、ゲートがオフの状態（ＭＯ
Ｓトランジスタが非導通の状態）で起こるゲート電極下
のドレイン領域の表面反転層の形成およびそれに起因す
る価電子帯と伝導帯との間での電子のハンド間トンネル
現象によるリーク電流を防止する方法として、ゲート電
極の仕事関数を変化させる手法が特開平１−２６４２６
４号公報で提案されている。この方法では、ＭＯＳトラ
ンジスタのチャネル領域をゲート絶縁膜を介して被覆す
るゲート電極とソース・ドレイン領域をゲート絶縁膜を
介して被覆するゲート電極とが異種の導電体材で構成さ
れる。ここで、これらの異種の導電体材の仕事関数が互
いに異るように選択される。
ｅｄ Ｄｒａｉｎ）構造のソース・ドレインを有する絶
縁ゲート電界効果トランジスタ（以下、ＭＯＳトランジ
スタと呼称する）において、ゲートがオフの状態（ＭＯ
Ｓトランジスタが非導通の状態）で起こるゲート電極下
のドレイン領域の表面反転層の形成およびそれに起因す
る価電子帯と伝導帯との間での電子のハンド間トンネル
現象によるリーク電流を防止する方法として、ゲート電
極の仕事関数を変化させる手法が特開平１−２６４２６
４号公報で提案されている。この方法では、ＭＯＳトラ
ンジスタのチャネル領域をゲート絶縁膜を介して被覆す
るゲート電極とソース・ドレイン領域をゲート絶縁膜を
介して被覆するゲート電極とが異種の導電体材で構成さ
れる。ここで、これらの異種の導電体材の仕事関数が互
いに異るように選択される。
【０００３】以下、特開平１−２６４２６４号公報に記
載されている技術について、図面を参照して説明する。
図６は、このような従来の技術を適用したｎチャネルＭ
ＯＳトランジスタの断面図である。
載されている技術について、図面を参照して説明する。
図６は、このような従来の技術を適用したｎチャネルＭ
ＯＳトランジスタの断面図である。
【０００４】図６に示すように、導電型がＰ型のシリコ
ン基板１０１の表面に、熱酸化法で１０ｎｍ程度のシリ
コン酸化膜でゲート絶縁膜１０２が形成されている。そ
して、第１のゲート電極１０３がタングステンあるいは
モリブデン等で形成される。さらに、第２のゲート電極
１０４が第１のゲート電極１０３の側壁部に形成される
ている。ここで、この第２のゲート電極１０４は、リン
不純物を含有する導電型がＮ型の多結晶シリコンで構成
される。
ン基板１０１の表面に、熱酸化法で１０ｎｍ程度のシリ
コン酸化膜でゲート絶縁膜１０２が形成されている。そ
して、第１のゲート電極１０３がタングステンあるいは
モリブデン等で形成される。さらに、第２のゲート電極
１０４が第１のゲート電極１０３の側壁部に形成される
ている。ここで、この第２のゲート電極１０４は、リン
不純物を含有する導電型がＮ型の多結晶シリコンで構成
される。
【０００５】そして、ソース・ドレインの一部を形成す
るｎ- 拡散領域１０５が、ゲート絶縁膜１０２を介して
第２のゲート電極１０４の下部のシリコン基板１０１表
面に形成される。さらに、ｎ+ 拡散領域１０６が形成さ
れてＭＯＳトランジスタのソース・ドレイン領域が形成
される。
るｎ- 拡散領域１０５が、ゲート絶縁膜１０２を介して
第２のゲート電極１０４の下部のシリコン基板１０１表
面に形成される。さらに、ｎ+ 拡散領域１０６が形成さ
れてＭＯＳトランジスタのソース・ドレイン領域が形成
される。
【０００６】ここで、第２のゲート電極１０４には、そ
の仕事関数が第１のゲート電極１０３の仕事関数より小
さくなるような導電体材料が選択される。
の仕事関数が第１のゲート電極１０３の仕事関数より小
さくなるような導電体材料が選択される。
【０００７】上記の場合では、フェルミ準位がシリコン
基板のバンドギャップの中間領域に位置する第１のゲー
ト電極１０３がＭＯＳトランジスタのチャネル領域上を
被覆し、フェルミ準位が伝導帯に近いレベルとなる第２
のゲート電極１０４がＭＯＳトランジスタのソース・ド
レイン上を被覆するようになる。すなわち、第２のゲー
ト電極１０４の仕事関数が第１のゲート電極１０３のそ
れより小さくなるように設定されている。このようにす
ることで、ＭＯＳトランジスタのゲートがオフ状態での
ｎ- 拡散領域１０５表面のバンドの曲り（以下、バンド
・ベンディングと呼称する）量は緩和され、先述したバ
ンド間のトンネルによるリーク電流が低減される。
基板のバンドギャップの中間領域に位置する第１のゲー
ト電極１０３がＭＯＳトランジスタのチャネル領域上を
被覆し、フェルミ準位が伝導帯に近いレベルとなる第２
のゲート電極１０４がＭＯＳトランジスタのソース・ド
レイン上を被覆するようになる。すなわち、第２のゲー
ト電極１０４の仕事関数が第１のゲート電極１０３のそ
れより小さくなるように設定されている。このようにす
ることで、ＭＯＳトランジスタのゲートがオフ状態での
ｎ- 拡散領域１０５表面のバンドの曲り（以下、バンド
・ベンディングと呼称する）量は緩和され、先述したバ
ンド間のトンネルによるリーク電流が低減される。
【０００８】これに対し、ＭＯＳトランジスタがｐチャ
ネル型の場合には、ソース・ドレインの拡散領域の導電
型はＰ型になるので、第１のゲート電極に対し、第２の
ゲート電極は導電型がＰ型の多結晶シリコンのような仕
事関数の大きな導電体材料が選択されることになる。
ネル型の場合には、ソース・ドレインの拡散領域の導電
型はＰ型になるので、第１のゲート電極に対し、第２の
ゲート電極は導電型がＰ型の多結晶シリコンのような仕
事関数の大きな導電体材料が選択されることになる。
【０００９】
【発明が解決しようとする課題】しかし、半導体装置が
高集積化され、例えば２５６メガビットＤＲＡＭのよう
になると、使用されるＭＯＳトランジスタのゲート絶縁
膜の膜厚は６ｎｍ程度になる。そして、例えば、ｎチャ
ネルＭＯＳトランジスタの場合でゲートがオフ状態の場
合すなわちゲート電極に０Ｖが印加され、ドレインに３
Ｖ程度の電圧が印加されると、この電圧３Ｖは、そのま
まソース・ドレインの拡散領域の表面に印加されること
になる。そして、この電圧で拡散領域表面のバンド・ベ
ンディングが生じ易くなり、バンド間のトンネル電流が
増加する。これは、ゲート絶縁膜による容量とバンド・
ベンディング部の容量との比較でゲート絶縁膜による容
量の方が大きくなると、これらを直列にして印加される
電圧は容量分割によりバンド・ベンディングの方にほと
んど食われるようになるためである。
高集積化され、例えば２５６メガビットＤＲＡＭのよう
になると、使用されるＭＯＳトランジスタのゲート絶縁
膜の膜厚は６ｎｍ程度になる。そして、例えば、ｎチャ
ネルＭＯＳトランジスタの場合でゲートがオフ状態の場
合すなわちゲート電極に０Ｖが印加され、ドレインに３
Ｖ程度の電圧が印加されると、この電圧３Ｖは、そのま
まソース・ドレインの拡散領域の表面に印加されること
になる。そして、この電圧で拡散領域表面のバンド・ベ
ンディングが生じ易くなり、バンド間のトンネル電流が
増加する。これは、ゲート絶縁膜による容量とバンド・
ベンディング部の容量との比較でゲート絶縁膜による容
量の方が大きくなると、これらを直列にして印加される
電圧は容量分割によりバンド・ベンディングの方にほと
んど食われるようになるためである。
【００１０】このように、ＭＯＳトランジスタが超微細
化していくと、従来の技術ではこのようなバンド間トン
ネルの防止は困難になる。
化していくと、従来の技術ではこのようなバンド間トン
ネルの防止は困難になる。
【００１１】本発明の目的は、このようにＭＯＳトラン
ジスタが超微細化した場合でも、このバンド間トンネル
を抑制できるようにすることにある。
ジスタが超微細化した場合でも、このバンド間トンネル
を抑制できるようにすることにある。
【００１２】
【課題を解決するための手段】本発明に関する絶縁ゲー
ト電界効果トランジスタにおいては、ゲート電極が互い
に導通のとれた第１のゲート電極と第２のゲート電極と
で構成され、前記第１のゲート電極はゲート絶縁膜を介
してチャネル部の上に存在し、前記第２のゲート電極は
絶縁膜を介してソース・ドレイン領域の上に存在し、前
記第２のゲート電極が、前記ソース・ドレイン領域の導
電型とは逆の導電型の多結晶半導体膜で形成される。
ト電界効果トランジスタにおいては、ゲート電極が互い
に導通のとれた第１のゲート電極と第２のゲート電極と
で構成され、前記第１のゲート電極はゲート絶縁膜を介
してチャネル部の上に存在し、前記第２のゲート電極は
絶縁膜を介してソース・ドレイン領域の上に存在し、前
記第２のゲート電極が、前記ソース・ドレイン領域の導
電型とは逆の導電型の多結晶半導体膜で形成される。
【００１３】あるいは、前記第１のゲート電極と前記第
２のゲート電極を被覆しこれらのゲート電極に導通した
第３のゲート電極が存在する。
２のゲート電極を被覆しこれらのゲート電極に導通した
第３のゲート電極が存在する。
【００１４】ここで、前記多結晶半導体膜が多結晶シリ
コン膜あるいは多結晶シリコン・ゲルマニウム膜であ
る。また、前記絶縁膜はゲート絶縁膜である。
コン膜あるいは多結晶シリコン・ゲルマニウム膜であ
る。また、前記絶縁膜はゲート絶縁膜である。
【００１５】ここで、本発明の半導体装置の製造方法
は、絶縁ゲート電界効果トランジスタの形成において、
半導体基板の表面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜を被覆する一導電型の多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜上部に保護絶
縁膜を堆積させゲート電極のパターン形状に加工する工
程と、前記パターニングした保護絶縁膜をマスクにして
逆導電型の不純物を斜めイオン注入し前記パターニング
した保護絶縁膜の端部とオーバラップするように前記多
結晶シリコン膜に逆導電型の領域を形成する工程と、前
記パターニングした保護絶縁膜をエッチング用マスクに
して前記多結晶シリコン膜を前記ゲート電極のパターン
形状に加工する工程と、前記パターニングした保護絶縁
膜および多結晶シリコン膜をマスクにして前記半導体基
板の表面に一導電型の不純物を導入しソース・ドレイン
領域を形成すると共に前記逆導電型の領域と前記ソース
・ドレイン領域とを前記ゲート絶縁膜を介してオーバラ
ップさせる工程と、を含むようになる。
は、絶縁ゲート電界効果トランジスタの形成において、
半導体基板の表面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜を被覆する一導電型の多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜上部に保護絶
縁膜を堆積させゲート電極のパターン形状に加工する工
程と、前記パターニングした保護絶縁膜をマスクにして
逆導電型の不純物を斜めイオン注入し前記パターニング
した保護絶縁膜の端部とオーバラップするように前記多
結晶シリコン膜に逆導電型の領域を形成する工程と、前
記パターニングした保護絶縁膜をエッチング用マスクに
して前記多結晶シリコン膜を前記ゲート電極のパターン
形状に加工する工程と、前記パターニングした保護絶縁
膜および多結晶シリコン膜をマスクにして前記半導体基
板の表面に一導電型の不純物を導入しソース・ドレイン
領域を形成すると共に前記逆導電型の領域と前記ソース
・ドレイン領域とを前記ゲート絶縁膜を介してオーバラ
ップさせる工程と、を含むようになる。
【００１６】あるいは、本発明の半導体装置の製造方法
は、絶縁ゲート電界効果トランジスタの形成において、
半導体基板の表面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜を被覆する一導電型の多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜上に積層して
高融点金属シリサイド膜を形成する工程と、前記高融点
金属シリサイド膜上部に保護絶縁膜を堆積させ前記保護
絶縁膜と前記高融点金属シリサイド膜とをゲート電極の
パターン形状に加工する工程と、前記パターニングした
保護絶縁膜と高融点金属シリサイド膜とをマスクにして
逆導電型の不純物をイオン注入し前記パターニングした
高融点金属シリサイド膜の端部とオーバラップするよう
に前記多結晶シリコン膜に逆導電型の領域を形成する工
程と、前記パターニングした保護絶縁膜をエッチング用
マスクにして前記多結晶シリコン膜を前記ゲート電極の
パターン形状に加工する工程と、前記パターニングした
保護絶縁膜、高融点金属シリサイド膜および多結晶シリ
コン膜をマスクにして前記半導体基板の表面に一導電型
の不純物を導入しソース・ドレイン領域を形成すると共
に前記逆導電型の領域と前記ソース・ドレイン領域とを
前記ゲート絶縁膜を介してオーバラップさせる工程と、
を含むようになる。
は、絶縁ゲート電界効果トランジスタの形成において、
半導体基板の表面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜を被覆する一導電型の多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜上に積層して
高融点金属シリサイド膜を形成する工程と、前記高融点
金属シリサイド膜上部に保護絶縁膜を堆積させ前記保護
絶縁膜と前記高融点金属シリサイド膜とをゲート電極の
パターン形状に加工する工程と、前記パターニングした
保護絶縁膜と高融点金属シリサイド膜とをマスクにして
逆導電型の不純物をイオン注入し前記パターニングした
高融点金属シリサイド膜の端部とオーバラップするよう
に前記多結晶シリコン膜に逆導電型の領域を形成する工
程と、前記パターニングした保護絶縁膜をエッチング用
マスクにして前記多結晶シリコン膜を前記ゲート電極の
パターン形状に加工する工程と、前記パターニングした
保護絶縁膜、高融点金属シリサイド膜および多結晶シリ
コン膜をマスクにして前記半導体基板の表面に一導電型
の不純物を導入しソース・ドレイン領域を形成すると共
に前記逆導電型の領域と前記ソース・ドレイン領域とを
前記ゲート絶縁膜を介してオーバラップさせる工程と、
を含むようになる。
【００１７】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施の形
態を説明するためのｎチャネルＭＯＳトランジスタの断
面図である。図１に示すように、導電型がＰ型のシリコ
ン基板１の表面にゲート絶縁膜２が形成されている。そ
して、このゲート絶縁膜２上に第１のゲート電極３と第
２のゲート電極４とが形成されている。ここで、第１の
ゲート電極３はリン不純物を含有する多結晶シリコン膜
で構成されている。また、第２のゲート電極はホウ素不
純物を含有する多結晶シリコン膜で構成されている。そ
して、このリン不純物の含有量は１０19原子／ｃｍ3 程
度であり、ホウ不純物の含有量は１０18原子／cｍ3 程
度である。なお、ここで、リン不純物の代りにヒ素不純
物が用いられてもよい。
施の形態を説明する。図１は、本発明の第１の実施の形
態を説明するためのｎチャネルＭＯＳトランジスタの断
面図である。図１に示すように、導電型がＰ型のシリコ
ン基板１の表面にゲート絶縁膜２が形成されている。そ
して、このゲート絶縁膜２上に第１のゲート電極３と第
２のゲート電極４とが形成されている。ここで、第１の
ゲート電極３はリン不純物を含有する多結晶シリコン膜
で構成されている。また、第２のゲート電極はホウ素不
純物を含有する多結晶シリコン膜で構成されている。そ
して、このリン不純物の含有量は１０19原子／ｃｍ3 程
度であり、ホウ不純物の含有量は１０18原子／cｍ3 程
度である。なお、ここで、リン不純物の代りにヒ素不純
物が用いられてもよい。
【００１８】そして、ＭＯＳトランジスタのソース・ド
レインとなるｎ+ 拡散領域５および６が、図１に示すよ
うに形成されている。すなわち、ｎ+ 拡散領域５および
６とゲート電極すなわち第２のゲート電極４とが、ゲー
ト絶縁膜２を介して互いにオーバラップする。そして、
このｎ+ 拡散領域５および６は、第１のゲート電極３と
はオーバラップしないように形成されている。ここで、
ｎ+ 拡散領域のヒ素不純物の含有量は１０20原子／ｃｍ
3 程度に設定されている。なお、このソース・ドレイン
用の拡散領域はＬＤＤ構造でもよい。
レインとなるｎ+ 拡散領域５および６が、図１に示すよ
うに形成されている。すなわち、ｎ+ 拡散領域５および
６とゲート電極すなわち第２のゲート電極４とが、ゲー
ト絶縁膜２を介して互いにオーバラップする。そして、
このｎ+ 拡散領域５および６は、第１のゲート電極３と
はオーバラップしないように形成されている。ここで、
ｎ+ 拡散領域のヒ素不純物の含有量は１０20原子／ｃｍ
3 程度に設定されている。なお、このソース・ドレイン
用の拡散領域はＬＤＤ構造でもよい。
【００１９】次に、具体的に図２に基づいて本発明の第
１の実施の形態を説明する。ここで、図２は、この第１
の実施の形態のＭＯＳトランジスタの製造工程順の断面
図である。
１の実施の形態を説明する。ここで、図２は、この第１
の実施の形態のＭＯＳトランジスタの製造工程順の断面
図である。
【００２０】図２（ａ）に示すように、導電型がＰ型の
シリコン基板１の表面に素子間分離領域がフィールド酸
化膜（図示されず）で形成されて、シリコン基板１の活
性領域となる表面にゲート絶縁膜２が設けられる。ここ
で、このゲート絶縁膜２は、公知の熱酸化法で形成され
る膜厚が６ｎｍ程度のシリコン酸化膜を熱窒化して形成
されるＳｉＯＮ絶縁膜である。あるいは、このゲート絶
縁膜２は、亜酸化窒素のような窒素を含む雰囲気ガス中
で熱酸化されることで形成されるＳｉＯＮ絶縁膜であ
る。
シリコン基板１の表面に素子間分離領域がフィールド酸
化膜（図示されず）で形成されて、シリコン基板１の活
性領域となる表面にゲート絶縁膜２が設けられる。ここ
で、このゲート絶縁膜２は、公知の熱酸化法で形成され
る膜厚が６ｎｍ程度のシリコン酸化膜を熱窒化して形成
されるＳｉＯＮ絶縁膜である。あるいは、このゲート絶
縁膜２は、亜酸化窒素のような窒素を含む雰囲気ガス中
で熱酸化されることで形成されるＳｉＯＮ絶縁膜であ
る。
【００２１】次に、ゲート絶縁膜２を被覆するＮ型多結
晶シリコン膜３’が公知の化学気相成長（ＣＶＤ）法で
堆積される。ここで、このＮ型多結晶シリコン膜３’の
膜厚は２００ｎｍ程度に設定される。また、このＮ型多
結晶シリコン膜３’中には、リン不純物が１×１０19原
子／ｃｍ3 程度の濃度で含有される。
晶シリコン膜３’が公知の化学気相成長（ＣＶＤ）法で
堆積される。ここで、このＮ型多結晶シリコン膜３’の
膜厚は２００ｎｍ程度に設定される。また、このＮ型多
結晶シリコン膜３’中には、リン不純物が１×１０19原
子／ｃｍ3 程度の濃度で含有される。
【００２２】次に、このＮ型多結晶シリコン膜３’の表
面に、ＭＯＳトランジスタのゲート電極のパターン形状
になった保護絶縁膜７が設けられる。ここで、この保護
絶縁膜７はＣＶＤ法で形成されるシリコン酸化膜であ
り、その膜厚は３００ｎｍ程度に設定されている。ま
た、このパターン寸法はゲート電極の寸法であり０．３
μｍ程度に設定される。
面に、ＭＯＳトランジスタのゲート電極のパターン形状
になった保護絶縁膜７が設けられる。ここで、この保護
絶縁膜７はＣＶＤ法で形成されるシリコン酸化膜であ
り、その膜厚は３００ｎｍ程度に設定されている。ま
た、このパターン寸法はゲート電極の寸法であり０．３
μｍ程度に設定される。
【００２３】次に、図２（ｂ）に示すように、保護絶縁
膜７の側壁にサイドウォール絶縁膜８が形成される。こ
こで、このサイドウォール絶縁膜８は膜厚が１００ｎｍ
程度のシリコン窒化膜で構成される。このサイドウォー
ル絶縁膜８の形成は、初めにＣＶＤ法で膜厚が１２０ｎ
ｍ程度のシリコン窒化膜が堆積され、引続いて異方性の
ある反応性イオンエッチング（ＲＩＥ）法でシリコン窒
化膜が全面エッチングされて行われる。
膜７の側壁にサイドウォール絶縁膜８が形成される。こ
こで、このサイドウォール絶縁膜８は膜厚が１００ｎｍ
程度のシリコン窒化膜で構成される。このサイドウォー
ル絶縁膜８の形成は、初めにＣＶＤ法で膜厚が１２０ｎ
ｍ程度のシリコン窒化膜が堆積され、引続いて異方性の
ある反応性イオンエッチング（ＲＩＥ）法でシリコン窒
化膜が全面エッチングされて行われる。
【００２４】次に、図２（ｃ）に示すように、ボロンイ
オン９がイオン注入される。ここで、このボロンイオン
９は斜めイオン注入でありその傾斜角度は４５度程度に
設定される。また、このイオン注入の注入エネルギーは
５０〜１００ｋｅＶに、ドーズ量は３×１０14イオン／
ｃｍ2 程度にそれぞれ設定される。なお、このイオン注
入でのボロンイオンの飛程は２００ｎｍ程度であり、こ
のイオンはゲート絶縁膜２の近傍まで達する。そして、
さらに熱処理が加えられる。このようにして、Ｐ型多結
晶シリコン膜４’が形成される。
オン９がイオン注入される。ここで、このボロンイオン
９は斜めイオン注入でありその傾斜角度は４５度程度に
設定される。また、このイオン注入の注入エネルギーは
５０〜１００ｋｅＶに、ドーズ量は３×１０14イオン／
ｃｍ2 程度にそれぞれ設定される。なお、このイオン注
入でのボロンイオンの飛程は２００ｎｍ程度であり、こ
のイオンはゲート絶縁膜２の近傍まで達する。そして、
さらに熱処理が加えられる。このようにして、Ｐ型多結
晶シリコン膜４’が形成される。
【００２５】このＰ型多結晶シリコン膜４’には、先述
した１×１０19原子／ｃｍ3 のリン不純物と１．５×１
０19原子／ｃｍ3 のホウ素不純物とが混入し、見掛け上
５×１０18原子／ｃｍ3 のＰ型不純物が含有されること
になる。
した１×１０19原子／ｃｍ3 のリン不純物と１．５×１
０19原子／ｃｍ3 のホウ素不純物とが混入し、見掛け上
５×１０18原子／ｃｍ3 のＰ型不純物が含有されること
になる。
【００２６】次に、サイドウォール絶縁膜８が選択的に
エッチング除去される。このエッチングはホット燐酸等
の化学薬液で行われる。そして、保護絶縁膜７をエッチ
ングマスクにして、先述したＮ型多結晶シリコン膜３’
およびＰ型多結晶シリコン膜４’がＲＩＥでドライエッ
チングされる。
エッチング除去される。このエッチングはホット燐酸等
の化学薬液で行われる。そして、保護絶縁膜７をエッチ
ングマスクにして、先述したＮ型多結晶シリコン膜３’
およびＰ型多結晶シリコン膜４’がＲＩＥでドライエッ
チングされる。
【００２７】このようにして、図２（ｄ）に示すよう
に、先述したＮ型多結晶シリコン膜３’の領域に第１の
ゲート電極３が形成され、Ｐ型多結晶シリコン膜４’の
領域に第２のゲート電極４が形成されるようになる。
に、先述したＮ型多結晶シリコン膜３’の領域に第１の
ゲート電極３が形成され、Ｐ型多結晶シリコン膜４’の
領域に第２のゲート電極４が形成されるようになる。
【００２８】次に、全面にヒ素不純物のイオン注入がな
され熱処理が施されて、ｎ+ 拡散領域５および６が形成
される。ここで、ｎ+ 拡散領域５および６はゲート絶縁
膜２を介して第２のゲート電極４とオーバラップする。
され熱処理が施されて、ｎ+ 拡散領域５および６が形成
される。ここで、ｎ+ 拡散領域５および６はゲート絶縁
膜２を介して第２のゲート電極４とオーバラップする。
【００２９】最後に保護絶縁膜７が除去されて、図１で
説明したＭＯＳトランジスタが完成する。
説明したＭＯＳトランジスタが完成する。
【００３０】次に、図３と図４を参照して本発明の第２
の実施の形態について説明する。図３は、第１の実施の
形態で説明したのと同様のｎチャネルＭＯＳトランジス
タの断面図である。
の実施の形態について説明する。図３は、第１の実施の
形態で説明したのと同様のｎチャネルＭＯＳトランジス
タの断面図である。
【００３１】図３に示すように、導電型がＰ型のシリコ
ン基板１の表面にゲート絶縁膜２が形成されている。そ
して、このゲート絶縁膜２上に第１のゲート電極３と第
２のゲート電極４とが形成されている。ここで、第１の
ゲート電極３はリン不純物を含有する多結晶シリコン膜
で構成されている。また、第２のゲート電極はホウ素不
純物を含有する多結晶シリコン膜で構成されている。そ
して、この場合には、第２のゲート電極４は第１のゲー
ト電極３の側壁に沿って形成される。ここで、リン不純
物の含有量は１０20原子／ｃｍ3 程度であり、ホウ不純
物の含有量は１０18原子／ｃｍ3 程度である。
ン基板１の表面にゲート絶縁膜２が形成されている。そ
して、このゲート絶縁膜２上に第１のゲート電極３と第
２のゲート電極４とが形成されている。ここで、第１の
ゲート電極３はリン不純物を含有する多結晶シリコン膜
で構成されている。また、第２のゲート電極はホウ素不
純物を含有する多結晶シリコン膜で構成されている。そ
して、この場合には、第２のゲート電極４は第１のゲー
ト電極３の側壁に沿って形成される。ここで、リン不純
物の含有量は１０20原子／ｃｍ3 程度であり、ホウ不純
物の含有量は１０18原子／ｃｍ3 程度である。
【００３２】そして、この第１のゲート電極３および第
２のゲート電極４に電気的に接続する第３のゲート電極
１０が形成されている。ここで、この第３のゲート電極
１０はタングステンシリサイドあるいはチタンシリサイ
ドのような高融点金属シリサイド膜で形成される。
２のゲート電極４に電気的に接続する第３のゲート電極
１０が形成されている。ここで、この第３のゲート電極
１０はタングステンシリサイドあるいはチタンシリサイ
ドのような高融点金属シリサイド膜で形成される。
【００３３】そして、ＭＯＳトランジスタのソース・ド
レインとなるｎ+ 拡散領域５および６が、第１の実施の
形態で説明したように形成されている。すなわち、ｎ+
拡散領域５および６とゲート電極すなわち第２のゲート
電極４とが、ゲート絶縁膜２を介して互いにオーバラッ
プする。そして、このｎ+ 拡散領域５および６は、第１
のゲート電極３とはオーバラップしないように形成され
ている。ここで、ｎ+拡散領域のヒ素不純物の含有量は
１０20原子／ｃｍ3 程度に設定されている。
レインとなるｎ+ 拡散領域５および６が、第１の実施の
形態で説明したように形成されている。すなわち、ｎ+
拡散領域５および６とゲート電極すなわち第２のゲート
電極４とが、ゲート絶縁膜２を介して互いにオーバラッ
プする。そして、このｎ+ 拡散領域５および６は、第１
のゲート電極３とはオーバラップしないように形成され
ている。ここで、ｎ+拡散領域のヒ素不純物の含有量は
１０20原子／ｃｍ3 程度に設定されている。
【００３４】次に、具体的に図４に基づいて本発明の第
２の実施の形態を説明する。ここで、図４は、この第２
の実施の形態のＭＯＳトランジスタの製造工程順の断面
図である。
２の実施の形態を説明する。ここで、図４は、この第２
の実施の形態のＭＯＳトランジスタの製造工程順の断面
図である。
【００３５】図４（ａ）に示すように、第１の実施の形
態で説明したのと同様にして、Ｐ型のシリコン基板１の
表面に素子間分離領域がフィールド酸化膜で形成され
て、シリコン基板１の活性領域となる表面にゲート絶縁
膜２が設けられる。ここで、このゲート絶縁膜２は、膜
厚が６ｎｍ程度のＳｉＯＮ絶縁膜である。
態で説明したのと同様にして、Ｐ型のシリコン基板１の
表面に素子間分離領域がフィールド酸化膜で形成され
て、シリコン基板１の活性領域となる表面にゲート絶縁
膜２が設けられる。ここで、このゲート絶縁膜２は、膜
厚が６ｎｍ程度のＳｉＯＮ絶縁膜である。
【００３６】次に、ゲート絶縁膜２を被覆するＮ型多結
晶シリコン膜３’がＣＶＤ法で堆積される。ここで、こ
のＮ型多結晶シリコン膜３’の膜厚は１５０ｎｍ程度に
設定される。また、このＮ型多結晶シリコン膜３’中に
は、リン不純物が１×１０20原子／ｃｍ3 程度の濃度で
含有される。
晶シリコン膜３’がＣＶＤ法で堆積される。ここで、こ
のＮ型多結晶シリコン膜３’の膜厚は１５０ｎｍ程度に
設定される。また、このＮ型多結晶シリコン膜３’中に
は、リン不純物が１×１０20原子／ｃｍ3 程度の濃度で
含有される。
【００３７】次に、このＮ型多結晶シリコン膜３’の表
面に、ＭＯＳトランジスタのゲート電極のパターン形状
になった第３のゲート電極１０と保護絶縁膜７とが積層
して設けられる。ここで、この第３のゲート電極１０は
チタンシリサイド層であり、保護絶縁膜７はＣＶＤ法で
形成されるシリコン酸化膜である。そして、この第３の
ゲート電極１０の膜厚は１５０ｎｍに、保護絶縁膜の膜
厚は３００ｎｍ程度にそれぞれ設定されている。また、
このパターン寸法は０．３μｍ程度に設定される。
面に、ＭＯＳトランジスタのゲート電極のパターン形状
になった第３のゲート電極１０と保護絶縁膜７とが積層
して設けられる。ここで、この第３のゲート電極１０は
チタンシリサイド層であり、保護絶縁膜７はＣＶＤ法で
形成されるシリコン酸化膜である。そして、この第３の
ゲート電極１０の膜厚は１５０ｎｍに、保護絶縁膜の膜
厚は３００ｎｍ程度にそれぞれ設定されている。また、
このパターン寸法は０．３μｍ程度に設定される。
【００３８】次に、二弗化ボロンイオン１１がイオン注
入され、ホウ素不純物注入層１２が形成される。ここ
で、このイオン注入の注入エネルギーは５０ｋｅＶであ
り、そのドーズ量は２×１０15イオン／ｃｍ2 である。
そして、温度が８００℃程度の熱処理が施され、図４
（ｂ）に示すようなＰ型多結晶シリコン膜４’が形成さ
れる。この場合に、このＰ型多結晶シリコン膜４’と第
３のゲート電極１０とのオーバラップする領域の寸法は
０．１μｍである。また、リン不純物とホウ素不純物と
が混合した後の見掛け上のホウ素不純物の量は５×１０
18原子／ｃｍ3 になるように設定される。
入され、ホウ素不純物注入層１２が形成される。ここ
で、このイオン注入の注入エネルギーは５０ｋｅＶであ
り、そのドーズ量は２×１０15イオン／ｃｍ2 である。
そして、温度が８００℃程度の熱処理が施され、図４
（ｂ）に示すようなＰ型多結晶シリコン膜４’が形成さ
れる。この場合に、このＰ型多結晶シリコン膜４’と第
３のゲート電極１０とのオーバラップする領域の寸法は
０．１μｍである。また、リン不純物とホウ素不純物と
が混合した後の見掛け上のホウ素不純物の量は５×１０
18原子／ｃｍ3 になるように設定される。
【００３９】次に、図４（ｃ）に示すように、保護絶縁
膜７および第３のゲート電極１０をエッチングのマスク
にして、Ｐ型多結晶シリコン膜４’がＲＩＥでドライエ
ッチングされる。このようにして、先述したＮ型多結晶
シリコン膜３’の領域に第１のゲート電極３が形成さ
れ、Ｐ型多結晶シリコン膜４’の領域に第２のゲート電
極４が形成されるようになる。
膜７および第３のゲート電極１０をエッチングのマスク
にして、Ｐ型多結晶シリコン膜４’がＲＩＥでドライエ
ッチングされる。このようにして、先述したＮ型多結晶
シリコン膜３’の領域に第１のゲート電極３が形成さ
れ、Ｐ型多結晶シリコン膜４’の領域に第２のゲート電
極４が形成されるようになる。
【００４０】次に、全面にヒ素不純物のイオン注入がな
され熱処理が施されて、ｎ+ 拡散領域５および６が形成
される。最後に保護絶縁膜７が除去されて、図３で説明
した構造を有するＭＯＳトランジスタが完成する。
され熱処理が施されて、ｎ+ 拡散領域５および６が形成
される。最後に保護絶縁膜７が除去されて、図３で説明
した構造を有するＭＯＳトランジスタが完成する。
【００４１】次に、図５を参照して本発明の効果につい
て詳細に説明する。図５（ａ）は、本発明の方法で形成
したＭＯＳトランジスタを拡大したところの模式的断面
図であり、図５（ｂ）は、図５（ａ）に記したＡ−Ｂ間
のエネルギーバンド構造を示す。なお、図５（ｃ）は、
従来のＭＯＳトランジスタの場合の同様のエネルギーバ
ンド構造である。
て詳細に説明する。図５（ａ）は、本発明の方法で形成
したＭＯＳトランジスタを拡大したところの模式的断面
図であり、図５（ｂ）は、図５（ａ）に記したＡ−Ｂ間
のエネルギーバンド構造を示す。なお、図５（ｃ）は、
従来のＭＯＳトランジスタの場合の同様のエネルギーバ
ンド構造である。
【００４２】図５（ａ）に示すように、導電型がＰ型の
シリコン基板１の表面にｎチャネルＭＯＳトランジスタ
のゲート絶縁膜２、第１のゲート電極３、第２のゲート
電極４、ｎ+ 拡散領域５および６が形成されている。こ
こで、ｎ+ 拡散領域５はソース領域となり、ｎ+ 拡散領
域６はドレイン領域となる。
シリコン基板１の表面にｎチャネルＭＯＳトランジスタ
のゲート絶縁膜２、第１のゲート電極３、第２のゲート
電極４、ｎ+ 拡散領域５および６が形成されている。こ
こで、ｎ+ 拡散領域５はソース領域となり、ｎ+ 拡散領
域６はドレイン領域となる。
【００４３】ここで、このようなＭＯＳトランジスタの
第１のゲート電極３および第２のゲート電極４、ｎ+ 拡
散領域５、シリコン基板１が接地電位にされ、ｎ+ 拡散
領域６に３Ｖ程度の正電圧が印加されている場合につい
て説明する。この場合が先述したＭＯＳトランジスタの
オフ状態である。
第１のゲート電極３および第２のゲート電極４、ｎ+ 拡
散領域５、シリコン基板１が接地電位にされ、ｎ+ 拡散
領域６に３Ｖ程度の正電圧が印加されている場合につい
て説明する。この場合が先述したＭＯＳトランジスタの
オフ状態である。
【００４４】上記のようにＭＯＳトランジスタに電圧が
印加されると、第１のゲート電極３および第２のゲート
電極４とドレイン領域であるｎ+ 拡散領域６との間に３
Ｖ程度の電圧が印加されることになる。このため、Ｐ型
多結晶シリコンで構成される第２のゲート電極４には空
乏領域４ａが形成されるようになる。また、Ｎ型多結晶
シリコンで形成される第１のゲート電極３と上記第２の
ゲート電極４間に形成されるＰＮ接合は順方向に印加さ
れる。このようにして、第１のゲート電極３とｎ+ 拡散
領域６間の電圧は、そのほとんどが空乏領域４ａに印加
されることになる。
印加されると、第１のゲート電極３および第２のゲート
電極４とドレイン領域であるｎ+ 拡散領域６との間に３
Ｖ程度の電圧が印加されることになる。このため、Ｐ型
多結晶シリコンで構成される第２のゲート電極４には空
乏領域４ａが形成されるようになる。また、Ｎ型多結晶
シリコンで形成される第１のゲート電極３と上記第２の
ゲート電極４間に形成されるＰＮ接合は順方向に印加さ
れる。このようにして、第１のゲート電極３とｎ+ 拡散
領域６間の電圧は、そのほとんどが空乏領域４ａに印加
されることになる。
【００４５】この様子を図５（ｂ）で説明する。図５
（ｂ）に示すように、第２のゲート電極４のエネルギー
バンド２４は、空乏領域４ａで電子エネルギーが下がり
エネルギーバンド２４ａとなる。そして、ゲート絶縁膜
２のエネルギーバンド２２は僅かに右下がりになる。そ
して、ｎ+ 拡散領域６の表面のバンド・ベンディングに
よる僅かな右下がりのｎ+ 拡散領域６表面のエネルギー
バンド２６ａが形成される。そして、ｎ+ 拡散領域６の
エネルギーバンド２６と電子エネルギーの高いシリコン
基板１のエネルギーバンド２１が形成される。
（ｂ）に示すように、第２のゲート電極４のエネルギー
バンド２４は、空乏領域４ａで電子エネルギーが下がり
エネルギーバンド２４ａとなる。そして、ゲート絶縁膜
２のエネルギーバンド２２は僅かに右下がりになる。そ
して、ｎ+ 拡散領域６の表面のバンド・ベンディングに
よる僅かな右下がりのｎ+ 拡散領域６表面のエネルギー
バンド２６ａが形成される。そして、ｎ+ 拡散領域６の
エネルギーバンド２６と電子エネルギーの高いシリコン
基板１のエネルギーバンド２１が形成される。
【００４６】先述したように、ＭＯＳトランジスタの微
細化と共にゲート絶縁膜２は薄膜化され、ｎ+ 拡散領域
６の不純物は高濃度化される。そして、ゲート絶縁膜２
で形成される容量およびバンド・ベンディングした領域
に形成される容量は増大する。このため、空乏領域４ａ
に形成される容量は相対的に小さくなるので、これらが
直列接続されると、電圧の降下は空乏領域４ａで生じる
ようになる。そして、先述した空乏領域のエネルギーバ
ンド２４ａの曲りが大きくなり、バンド・ベンディング
量が小さくなる。
細化と共にゲート絶縁膜２は薄膜化され、ｎ+ 拡散領域
６の不純物は高濃度化される。そして、ゲート絶縁膜２
で形成される容量およびバンド・ベンディングした領域
に形成される容量は増大する。このため、空乏領域４ａ
に形成される容量は相対的に小さくなるので、これらが
直列接続されると、電圧の降下は空乏領域４ａで生じる
ようになる。そして、先述した空乏領域のエネルギーバ
ンド２４ａの曲りが大きくなり、バンド・ベンディング
量が小さくなる。
【００４７】このようにして、本発明の方法で形成した
ＭＯＳトランジスタでは、上記バンド・ベンディング量
が低減されて、電子のバンド間トンネル現象が防止され
るようになる。
ＭＯＳトランジスタでは、上記バンド・ベンディング量
が低減されて、電子のバンド間トンネル現象が防止され
るようになる。
【００４８】これに対し比較のため、従来の技術の場合
を図５（ｃ）で説明する。この場合には、ゲート電極に
本発明のような空乏領域が形成されないため、ゲート電
極のエネルギーバンド２４に曲りはない。このために、
図５（ｃ）に示すようにｎ+ 拡散領域６表面のエネルギ
ーバンド２６ａの変化が大きくなる。すなわち、バンド
・ベンディング量が増大するようになる。そして、この
バンド・ベンディング部の電子の伝導帯から価電子帯へ
のバンド間トンネル現象が顕著になる。
を図５（ｃ）で説明する。この場合には、ゲート電極に
本発明のような空乏領域が形成されないため、ゲート電
極のエネルギーバンド２４に曲りはない。このために、
図５（ｃ）に示すようにｎ+ 拡散領域６表面のエネルギ
ーバンド２６ａの変化が大きくなる。すなわち、バンド
・ベンディング量が増大するようになる。そして、この
バンド・ベンディング部の電子の伝導帯から価電子帯へ
のバンド間トンネル現象が顕著になる。
【００４９】以上の実施の形態では、ｎチャネルＭＯＳ
トランジスタの場合について説明されているが、ｐチャ
ネルＭＯＳトランジスタでもその導電型を逆にするだけ
で同様に形成されることに言及しておく。
トランジスタの場合について説明されているが、ｐチャ
ネルＭＯＳトランジスタでもその導電型を逆にするだけ
で同様に形成されることに言及しておく。
【００５０】また、ＭＯＳトランジスタの第１のゲート
電極材料として多結晶シリコン膜が用いられているが、
この他、高融点金属あるいはそのシリサイド膜でも同様
に形成できる。さらに、第２のゲート電極材料として多
結晶のシリコン・ゲルマニウム膜でもよい。
電極材料として多結晶シリコン膜が用いられているが、
この他、高融点金属あるいはそのシリサイド膜でも同様
に形成できる。さらに、第２のゲート電極材料として多
結晶のシリコン・ゲルマニウム膜でもよい。
【００５１】本発明によって形成するＭＯＳトランジス
タにおいては、第２のゲート電極とソース・ドレイン領
域とはゲート絶縁膜を介してオーバラップしてもよい
し、その他のゲート絶縁膜より膜厚の厚い絶縁膜を介し
てオーバラップしてもよい。
タにおいては、第２のゲート電極とソース・ドレイン領
域とはゲート絶縁膜を介してオーバラップしてもよい
し、その他のゲート絶縁膜より膜厚の厚い絶縁膜を介し
てオーバラップしてもよい。
【００５２】ここで、第２のゲート電極とチャネル領域
とはオーバラップしないように形成される。このような
オーバラップがあると、ＭＯＳトランジスタのしきい値
電圧が高くなり、設定値からはずれるようになるためで
ある。
とはオーバラップしないように形成される。このような
オーバラップがあると、ＭＯＳトランジスタのしきい値
電圧が高くなり、設定値からはずれるようになるためで
ある。
【００５３】
【発明の効果】本発明の方法で形成される絶縁ゲート電
界効果トランジスタにおいては、ゲート電極が互いに導
通のとれた第１のゲート電極と第２のゲート電極とで構
成され、前記第１のゲート電極はゲート絶縁膜を介して
チャネル部の上に存在し、前記第２のゲート電極は絶縁
膜を介してソース・ドレイン領域の上に存在し、前記第
２のゲート電極が、前記ソース・ドレイン領域の導電型
とは逆の導電型の多結晶半導体膜で形成される。
界効果トランジスタにおいては、ゲート電極が互いに導
通のとれた第１のゲート電極と第２のゲート電極とで構
成され、前記第１のゲート電極はゲート絶縁膜を介して
チャネル部の上に存在し、前記第２のゲート電極は絶縁
膜を介してソース・ドレイン領域の上に存在し、前記第
２のゲート電極が、前記ソース・ドレイン領域の導電型
とは逆の導電型の多結晶半導体膜で形成される。
【００５４】ここで、絶縁ゲート電界効果トランジスタ
がオフ状態になるように、ゲート電極とドレイン領域間
に電圧が印加される場合、第２のゲート電極に空乏領域
が形成され、この空乏領域に上記電圧のほとんどが印加
されるようになる。
がオフ状態になるように、ゲート電極とドレイン領域間
に電圧が印加される場合、第２のゲート電極に空乏領域
が形成され、この空乏領域に上記電圧のほとんどが印加
されるようになる。
【００５５】このために、前述したように、ドレイン領
域でのバンド・ベンディングによるバンド間トンネル現
象は解消される。そして、ドレイン領域でのリーク電流
は大幅に低減されるようになる。
域でのバンド・ベンディングによるバンド間トンネル現
象は解消される。そして、ドレイン領域でのリーク電流
は大幅に低減されるようになる。
【００５６】このようにして、絶縁ゲート電界効果トラ
ンジスタの微細化および半導体装置の高密度化あるいは
高集積化を容易にする。
ンジスタの微細化および半導体装置の高密度化あるいは
高集積化を容易にする。
【図１】本発明の第１の実施の形態を説明するためのＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図２】上記ＭＯＳＦＥＴの製造工程順の断面図であ
る。
る。
【図３】本発明の第２の実施の形態を説明するためのＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図４】上記ＭＯＳＦＥＴの製造工程順の断面図であ
る。
る。
【図５】本発明の効果を説明するための断面図及びバン
ドダイヤグラムである。
ドダイヤグラムである。
【図６】従来を技術を説明するためのＭＯＳＦＥＴの断
面図である。
面図である。
１，１０１ シリコン基板 ２，１０２ ゲート絶縁膜 ３，１０３ 第１のゲート電極 ３’ Ｎ型多結晶シリコン膜 ４，１０４ 第２のゲート電極 ４ａ 空乏領域 ４’ Ｐ型多結晶シリコン膜 ５，６，１０６ ｎ+ 拡散領域 ７ 保護絶縁膜 ８ サイドウォール絶縁膜 ９ ボロンイオン １０ 第３のゲート電極 １１ 二弗化ボロンイオン １２ ホウ素不純物注入層 ２１，２２，２４，２４ａ，２６，２６ａ エネルギ
ーバンド １０５ ｎ- 拡散領域
ーバンド １０５ ｎ- 拡散領域
Claims (2)
- 【請求項１】 絶縁ゲート電界効果トランジスタの形成
において、半導体基板の表面にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜を被覆する一導電型の多結晶
シリコン膜を形成する工程と、前記多結晶シリコン膜上
部に保護絶縁膜を堆積させゲート電極のパターン形状に
加工する工程と、前記パターニングした保護絶縁膜をマ
スクにして前記多結晶シリコン膜に逆導電型の不純物を
斜めイオン注入し前記パターニングした保護絶縁膜の端
部とオーバラップする多結晶シリコン膜の逆導電型の領
域を形成する工程と、前記パターニングした保護絶縁膜
をエッチング用マスクにして前記多結晶シリコン膜を前
記ゲート電極のパターン形状に加工する工程と、前記パ
ターニングした保護絶縁膜および多結晶シリコン膜をマ
スクにして前記半導体基板の表面に一導電型の不純物を
導入しソース・ドレイン領域を形成すると共に前記逆導
電型の領域と前記ソース・ドレイン領域とを前記ゲート
絶縁膜を介してオーバラップさせる工程と、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 絶縁ゲート電界効果トランジスタの形成
において、半導体基板の表面にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜を被覆する一導電型の多結晶
シリコン膜を形成する工程と、前記多結晶シリコン膜上
に積層して高融点金属シリサイド膜を形成する工程と、
前記高融点金属シリサイド膜上部に保護絶縁膜を堆積さ
せ前記保護絶縁膜と前記高融点金属シリサイド膜とをゲ
ート電極のパターン形状に加工する工程と、前記パター
ニングした保護絶縁膜と高融点金属シリサイド膜とをマ
スクにして前記多結晶シリコン膜に逆導電型の不純物を
イオン注入し前記パターニングした高融点金属シリサイ
ド膜の端部とオーバラップする多結晶シリコン膜の逆導
電型の領域を形成する工程と、前記パターニングした保
護絶縁膜をエッチング用マスクにして前記多結晶シリコ
ン膜を前記ゲート電極のパターン形状に加工する工程
と、前記パターニングした保護絶縁膜、高融点金属シリ
サイド膜および多結晶シリコン膜をマスクにして前記半
導体基板の表面に一導電型の不純物を導入しソース・ド
レイン領域を形成すると共に前記逆導電型の領域と前記
ソース・ドレイン領域とを前記ゲート絶縁膜を介してオ
ーバラップさせる工程と、を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305343A JP2904081B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305343A JP2904081B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148564A JPH09148564A (ja) | 1997-06-06 |
| JP2904081B2 true JP2904081B2 (ja) | 1999-06-14 |
Family
ID=17943977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305343A Expired - Fee Related JP2904081B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904081B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003235175A1 (en) * | 2002-04-17 | 2003-10-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
| KR101413651B1 (ko) * | 2008-05-28 | 2014-07-01 | 삼성전자주식회사 | 트랜지스터를 구비한 반도체 소자 및 그 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286084A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Field effect transistor |
| JPS57148375A (en) * | 1981-03-09 | 1982-09-13 | Nissan Motor Co Ltd | Semiconductor device |
-
1995
- 1995-11-24 JP JP7305343A patent/JP2904081B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09148564A (ja) | 1997-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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