[go: up one dir, main page]

JP2883204B2 - Solder pre-coated wiring board and method of manufacturing the same - Google Patents

Solder pre-coated wiring board and method of manufacturing the same

Info

Publication number
JP2883204B2
JP2883204B2 JP6500401A JP50040194A JP2883204B2 JP 2883204 B2 JP2883204 B2 JP 2883204B2 JP 6500401 A JP6500401 A JP 6500401A JP 50040194 A JP50040194 A JP 50040194A JP 2883204 B2 JP2883204 B2 JP 2883204B2
Authority
JP
Japan
Prior art keywords
layer
solder
wiring board
coated
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6500401A
Other languages
Japanese (ja)
Inventor
伸治 高橋
利寿 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP16547992A external-priority patent/JPH06181380A/en
Priority claimed from JP3208593A external-priority patent/JPH06252536A/en
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP6500401A priority Critical patent/JP2883204B2/en
Priority claimed from PCT/JP1993/000736 external-priority patent/WO1993025060A1/en
Application granted granted Critical
Publication of JP2883204B2 publication Critical patent/JP2883204B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Chemically Coating (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は、はんだプリコート配線基板およびその製造
方法に関するものであり、特に、集積度の高い部品実装
ができると共に生産性に優れるはんだプリコート配線基
板およびその製造方法について提案する。
Description: TECHNICAL FIELD The present invention relates to a solder precoated wiring board and a method of manufacturing the same, and more particularly, to a solder precoated wiring board capable of mounting components with a high degree of integration and having excellent productivity and a method of manufacturing the same. suggest.

背景技術 近年、ICやLSIなどの電子部品の小型化・高密度化に
伴い、これらの部品を搭載するための配線板はファイン
パターンのものが求められている。それに伴い、配線板
への表面実装部品の接続も一層精密化が必要とされてい
る。
2. Description of the Related Art In recent years, as electronic components such as ICs and LSIs have been reduced in size and density, wiring boards for mounting these components have been required to have a fine pattern. Accordingly, the connection of surface-mounted components to a wiring board also needs to be further refined.

従来、このような表面実装部品の配線板への接続技術
としては、はんだ付けによる方法,なかでもリフローは
んだ付けという生産性の高い方法が広く普及している。
この方法は、プリント配線板表面の銅箔部分(パッド)
を予めペースト状はんだを供給しておいて、表面実装部
品を位置決め搭載し、その後、基板ごと加熱炉(リフロ
ー炉)中に入れて、はんだを溶かして接続する技術であ
る。
Conventionally, as a technique for connecting such surface-mounted components to a wiring board, a method of soldering, particularly a method of high productivity such as reflow soldering, has been widely used.
This method uses a copper foil part (pad) on the surface of a printed wiring board.
Is a technique in which a paste-like solder is supplied in advance, the surface-mounted components are positioned and mounted, and then the substrate is put into a heating furnace (reflow furnace) to melt and connect the solder.

(a)この技術において、配線基板のパッド上に表面実
装用はんだを供給する方法は、溶融はんだめっき法やは
んだペースト印刷法,電解はんだめっき法,無電解はん
だめっき法などが採用されていた。
(A) In this technique, as a method of supplying solder for surface mounting onto a pad of a wiring board, a molten solder plating method, a solder paste printing method, an electrolytic solder plating method, an electroless solder plating method, or the like has been adopted.

ところが、これらのはんだ供給方法は、ファインピッ
チな表面実装を行うには、それぞれ以下に示すような問
題があった。
However, these solder supply methods have the following problems for performing fine pitch surface mounting.

溶融はんだめっき法は、めっき厚の制御が困難であり
均一な膜が得られない。
In the hot-dip solder plating method, it is difficult to control the plating thickness and a uniform film cannot be obtained.

はんだペースト印刷法は、はんだを供給できるピッチ
幅の限界が0.3mmであり、ピッチの狭小化に対応できな
い。
In the solder paste printing method, the limit of the pitch width at which the solder can be supplied is 0.3 mm, and it cannot cope with the narrowing of the pitch.

電解はんだめっき法は、通電用リードが必要であり、
工程が複雑化するとともにパターン配線密度の低下を招
く。
The electrolytic solder plating method requires a lead for energization,
This complicates the process and lowers the pattern wiring density.

無電解はんだめっき法は、めっき皮膜形成が銅との置
換反応であり厚膜化が困難である。
In the electroless solder plating method, the formation of a plating film is a substitution reaction with copper, and it is difficult to increase the film thickness.

また、その他のはんだ供給方法として、めっきによっ
て配線基板のパッド上に形成したSn膜およびPb膜を合金
化して表面実装用はんだを供給する方法もある(特開平
2−101190号公報、特開平4−21795号公報参照)。こ
の方法によれば、所望の合金比率のはんだを容易、かつ
確実に配線基板のパッド上に提供することができる。
Further, as another solder supply method, there is a method in which a Sn film and a Pb film formed on pads of a wiring board by plating are alloyed to supply solder for surface mounting (Japanese Patent Application Laid-Open Nos. 2-101190 and 4-1992). -21795). According to this method, the solder having a desired alloy ratio can be easily and reliably provided on the pads of the wiring board.

ところが、このはんだ供給方法では、ファインピッチ
な表面実装を行うには、以下に示すような問題があっ
た。
However, this solder supply method has the following problems in performing fine pitch surface mounting.

Sn膜およびPb膜を電解めっきによって形成する場合
は、通電用リードが必要であり、工程が複雑化するとと
もにパターン配線密度の低下を招く。
When the Sn film and the Pb film are formed by electrolytic plating, an energizing lead is required, which complicates the process and lowers the pattern wiring density.

無電解めっきによってSn膜を形成する場合は、厚膜化
が困難である。
When forming a Sn film by electroless plating, it is difficult to increase the thickness.

Sn膜およびPb膜がそれぞれ独立した層で形成されてい
るため、リフローに際し完全に合金化させることが困難
である。
Since the Sn film and the Pb film are formed as independent layers, it is difficult to completely alloy them during reflow.

(b) これに対して、最近、表面実装におけるはんだ
技術として、スーパーソルダー技術およびセルフソルダ
ーQFP技術が提案されている。すなわち、該スーパーソ
ルダーは、有機酸PbとSnとの加熱反応により得られる合
金を配線基板のパッド上に選択的に析出させるはんだ生
成技術である。一方、該セルフソルダーQFPは、表面実
装部品のアウターリード(ピン)部を予め高速電解はん
だめっきしておいて、配線基板上に実装する技術であ
る。たしかに、これらの技術によれば、配線基板へのフ
ァインピッチ表面実装が可能である。
(B) On the other hand, recently, a super solder technique and a self-solder QFP technique have been proposed as solder techniques for surface mounting. That is, the super solder is a solder generation technique for selectively depositing an alloy obtained by a heating reaction between the organic acids Pb and Sn on the pads of the wiring board. On the other hand, the self-solder QFP is a technique in which an outer lead (pin) portion of a surface mount component is preliminarily subjected to high-speed electrolytic solder plating and then mounted on a wiring board. Indeed, according to these techniques, fine pitch surface mounting on a wiring board is possible.

しかしながら、これらの従来技術は、いずれも生産性
に劣るという問題があった。すなわち、スーパーソルダ
ー技術は、製造コストが高い点と、はんだ成分を反応残
渣中に多く含み、めっきレジスト上に不純物(有機酸P
b,Sn)が存在してレジストの絶縁性を悪くするため、生
産ライン用の洗浄機として固形分の回収装置を必要とす
る点に問題があった。一方、セルフソルダーQFP技術
は、個々の実装部品にそれぞれめっきを施す必要がある
点に製造上の問題があった。
However, each of these conventional techniques has a problem that productivity is poor. In other words, the super solder technology has a high manufacturing cost and contains a large amount of solder components in the reaction residue, so that impurities (organic acid P
Since (b, Sn) is present to deteriorate the insulating properties of the resist, there is a problem in that a solid recovery device is required as a washing machine for a production line. On the other hand, the self-solder QFP technology has a manufacturing problem in that it is necessary to apply plating to each mounted component.

以上説明したように、急速に進行する配線基板の小型
化,高密度配線化や表面実装部品の小型化等に伴うファ
インピッチな表面実装に対処するための従来技術は、は
んだ層の厚みが不十分であったり、必要な電気的絶縁性
が得られなかったりして、実装配線基板の信頼性に欠け
ていた。
As described above, the conventional technique for dealing with the fine pitch surface mounting accompanying the rapid progress of miniaturization of wiring boards, high-density wiring, and miniaturization of surface mounting components, etc., has an insufficient thickness of the solder layer. The reliability of the mounted wiring board is lacking because of sufficient or insufficient required electrical insulation.

本発明の目的は、従来技術が抱える上述した問題を解
消し、ファインピッチな実装が可能で、かつ生産性に優
れるはんだプリコート配線基板に関する技術を提供する
ことにある。
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art, and to provide a technique relating to a solder pre-coated wiring board that can be mounted at a fine pitch and has excellent productivity.

発明の開示 本発明者らは、上記の目的を実現すべく鋭意研究し
た。その結果、還元剤を用いない高アルカリ下でのSnの
不均化反応(Surface Technology,16(1982)265−27
5、USP.No.4,269,625参照)ならびに、イオン化傾向を
利用したCuとSn,SnとPbの置換反応を利用すれば、無電
解めっきにより、溶融後に所望の厚みおよび所望のSn/P
b比を示す電子部品接続用金属層を形成することができ
ることを見い出して本発明を完成した。
DISCLOSURE OF THE INVENTION The present inventors have intensively studied to achieve the above object. As a result, the disproportionation reaction of Sn under a high alkali without using a reducing agent (Surface Technology, 16 (1982) 265-27)
5, U.S. Pat. No. 4,269,625) and a substitution reaction between Cu and Sn, Sn and Pb utilizing ionization tendency, by electroless plating, a desired thickness and a desired Sn / P after melting.
The inventors have found that a metal layer for electronic component connection having a b ratio can be formed and completed the present invention.

すなわち、本発明は、配線基板の電子部品接続用導体
上に、実装に必要なはんだ層を予め設けてなるはんだプ
リコート配線基板において、上記はんだ層を、Sn薄膜層
と,Sn結晶粒子の少なくとも一部がPb膜で被覆されてな
る粒子を含むPb被覆Sn層と、で形成したことを特徴とす
るはんだプリコート配線基板であり、 望ましくは、Sn薄膜層と,Sn結晶粒子の少なくとも一
部がPb膜で被覆されてなる粒子を含むPb被覆Sn層とで形
成した上記金属層を、加熱溶融して合金層としたことを
特徴とするはんだプリコート配線基板である。
That is, the present invention provides a solder pre-coated wiring board in which a solder layer required for mounting is provided in advance on a conductor for connecting electronic components of the wiring board, wherein the solder layer is formed of at least one of a Sn thin film layer and a Sn crystal particle. And a Pb-coated Sn layer containing particles coated with a Pb film.Preferably, a Sn thin-film layer and at least a part of Sn crystal particles are formed of Pb. A solder pre-coated wiring board, characterized in that the metal layer formed of a Pb-coated Sn layer containing particles coated with a film is melted by heating to form an alloy layer.

そして、配線基板の電子部品接続用導体上に、実装に
必要なはんだ層を予め設けてなる本発明のはんだプリコ
ート配線基板の製造方法は、 上記はんだ層を下記(a)〜(c)工程; (a)導体回路を形成した配線基板の電子部品接続用導
体上に、Sn薄膜層を形成する工程、 (b)Sn不均化反応により、前記Sn薄膜層上に、Snを選
択的に析出させてSn結晶層を形成する工程、 (c)前記Sn結晶層における各Sn結晶粒子の少なくとも
一部を、イオン化傾向に基づくSn−Pb置換反応によって
Pb膜で被覆し、Pb被覆Sn層を形成する工程、 を経て形成することを特徴とし、 また、上記はんだ層を下記(a)〜(d)工程; (a)導体回路を形成した配線基板の電子部品接続用導
体上に、Sn薄膜層を形成する工程、 (b)Sn不均化反応により、前記Sn薄膜層上に、Snを選
択的に析出させてSn結晶層を形成する工程、 (c)前記Sn結晶層における各Sn結晶粒子の少なくとも
一部を、イオン化傾向に基づくSn−Pb置換反応によって
Pb膜で被覆し、Pb被覆Sn層を形成する工程、 (d)上記工程で形成したSn薄膜層と,Sn結晶粒子の少
なくとも一部がPb膜で被覆されてなる粒子を含むPb被覆
Sn層とを、加熱することにより溶融し、次いでこれを冷
却して合金層とする工程、 を経て形成することを特徴とする。
Then, the method for manufacturing a solder precoated wiring board of the present invention, in which a solder layer required for mounting is provided in advance on a conductor for connecting electronic components of the wiring board, includes the steps of: (a) to (c): (A) a step of forming a Sn thin film layer on an electronic component connecting conductor of a wiring board on which a conductive circuit is formed; (b) Sn is selectively deposited on the Sn thin film layer by a Sn disproportionation reaction. (C) forming at least a portion of each Sn crystal particle in the Sn crystal layer by a Sn-Pb substitution reaction based on ionization tendency.
A step of forming a Pb-coated Sn layer by coating with a Pb film, and the following steps (a) to (d); and (a) a wiring board on which a conductor circuit is formed. Forming a Sn thin film layer on the electronic component connecting conductor of (b), forming a Sn crystal layer by selectively depositing Sn on the Sn thin film layer by a Sn disproportionation reaction; (C) At least a part of each Sn crystal particle in the Sn crystal layer is subjected to Sn-Pb substitution reaction based on ionization tendency.
A step of forming a Pb-coated Sn layer by coating with a Pb film, and (d) a Pb coating containing particles formed by coating the Sn thin film layer formed in the above step and at least a part of the Sn crystal particles with the Pb film.
And melting the Sn layer by heating, and then cooling it to form an alloy layer.

図面の簡単な説明 第1図は、本発明に用いるプリント配線板の一実施例
を示す製造工程図であり、第2図は、本発明方法におけ
るはんだ供給の一実施例を示す製造工程図である。ここ
で、図中の符号1は基板、2は接着剤層(絶縁層)、3
はレジスト、4はCuパッド、5はSn薄膜層、6はSn結晶
層、7はPb膜である。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a manufacturing process diagram showing one embodiment of a printed wiring board used in the present invention, and FIG. 2 is a manufacturing process diagram showing one embodiment of a solder supply in the method of the present invention. is there. Here, reference numeral 1 in the drawing denotes a substrate, 2 denotes an adhesive layer (insulating layer), 3
Is a resist, 4 is a Cu pad, 5 is a Sn thin film layer, 6 is a Sn crystal layer, and 7 is a Pb film.

発明を実施するための最良の形態 本発明のはんだプリコート配線基板について詳細に説
明する。
BEST MODE FOR CARRYING OUT THE INVENTION The solder pre-coated wiring board of the present invention will be described in detail.

本発明は、従来の無電解共晶はんだめっき液を用いる
技術ではない。いわゆる、Sn無電解めっき液とPb無電解
めっき液とをそれぞれ別に用いることにより、溶融した
場合に所望のはんだ合金層となるような金属層を、電子
部品接続用導体上に予め設ける技術である。
The present invention is not a technique using a conventional electroless eutectic solder plating solution. This is a technique in which a metal layer that becomes a desired solder alloy layer when melted by previously using a Sn electroless plating solution and a Pb electroless plating solution separately is provided on a conductor for electronic component connection in advance. .

とくに、本発明は、Sn結晶の無電解めっき技術として
Sn不均化反応を利用する点と、上記金属層を、Sn薄膜層
と,Sn結晶粒子の少なくとも一部がPb膜で被覆されてな
る粒子を含むPb被覆Sn層とで形成する点が特徴がある。
In particular, the present invention is a technology for electroless plating of Sn crystals.
It is characterized by using a Sn disproportionation reaction and forming the metal layer from a Sn thin film layer and a Pb-coated Sn layer containing particles in which at least a part of Sn crystal particles is coated with a Pb film. There is.

このような構成にすることにより、置換型の無電解共
晶はんだめっきの欠点である析出膜厚の不足を解消でき
るとともに、単純な2層構造のSn−Pb膜を用いる場合の
欠点、すなわち、完全に合金化しないという欠点を解消
することができる。その結果、困難とされていたピッチ
幅0.3mmの実装はもとより、さらに狭ピッチの実装も信
頼性よく行うことができる。
By adopting such a configuration, it is possible to eliminate the shortage of the deposited film thickness, which is a disadvantage of the substitution type electroless eutectic solder plating, and to use a simple two-layer Sn-Pb film, namely, The disadvantage of not being completely alloyed can be eliminated. As a result, not only mounting with a pitch width of 0.3 mm, which was considered difficult, but also mounting with a narrower pitch can be performed with high reliability.

ここで、電子部品接続用の上記金属層は、Sn薄膜層お
よびPb被覆Sn層からなり、溶融することにより、最終的
には、Sn/Pb比が99.9/0.1〜80.0/20.0となるような組成
比とすることが望ましい。この理由は、Sn含有率が99.9
%を超えると、溶融の際に非常に高い温度とする必要が
あり、そのため配線基板にダメージを与えることになる
からであり、一方、Pb含有率が20.0%を超えると、溶融
後のはんだが酸化しやすくなるからである。
Here, the metal layer for electronic component connection is composed of a Sn thin film layer and a Pb-coated Sn layer, and by melting, finally, the Sn / Pb ratio becomes 99.9 / 0.1 to 80.0 / 20.0. It is desirable to set the composition ratio. The reason is that the Sn content is 99.9%.
If the Pb content exceeds 20.0%, the melting temperature of the solder will be too high, and if the Pb content exceeds 20.0%, the solder after melting will have a very high temperature. This is because it is easily oxidized.

本発明においては、はんだを供給する配線基板として
は、サブトラクティブ基板やアディティブ基板などの基
板を用いることができ、いずれの配線基板を用いても従
来に比べてファインピッチな高密度実装が可能となる。
In the present invention, as a wiring board for supplying solder, a board such as a subtractive board or an additive board can be used, and even if any wiring board is used, fine pitch and high-density mounting can be performed as compared with the related art. Become.

なかでも、アディティブ基板は、特有の永久レジスト
を有し、この永久レジストのもつセルフアライメント効
果が利用できるので、表面実装部品のアセンブル時の位
置合わせが容易になる他、部品搭載後のはんだリフロー
時にはソルダーダム効果によるはんだブリッジ防止が可
能となって有利である。従って、アディティブ基板を用
いた本発明のはんだプリコート配線基板は、よりファイ
ンピッチ化した電子部品を取り付けるのに好適である。
Above all, the additive substrate has a unique permanent resist, and since the self-alignment effect of this permanent resist can be used, it is easy to align the surface mount components when assembling, and when reflow soldering after mounting components. This is advantageous because solder bridges can be prevented by the solder dam effect. Therefore, the solder pre-coated wiring board of the present invention using the additive board is suitable for mounting electronic components having a finer pitch.

次に、本発明のはんだプリコート配線基板を製造する
方法について説明する。
Next, a method for manufacturing the solder precoated wiring board of the present invention will be described.

(1)本発明のはんだプリコート配線基板の製造に当た
っては、まず、アディティブ法やサブトラクティブ法な
どの方法により、所定のプリント配線基板を得る。
(1) In manufacturing the solder precoated wiring board of the present invention, first, a predetermined printed wiring board is obtained by a method such as an additive method or a subtractive method.

上記配線基板に用いる基板としては、例えばプラスチ
ック基板,セラミック基板,金属基板およびフィルム基
板などが挙げられる。例えば、ガラスエポキシ基板,ガ
ラスポリイミド基板,アルミナ基板,低温焼成セラミッ
ク基板,窒化アルミニウム基板,アルミニウム基板,鉄
基板およびポリイミドフィルム基板などである。そし
て、これらの基板を用いて、片面配線板,両面スルーホ
ール配線板およびCu/ポリイミド多層配線板のような多
層配線板などを製作する。
Examples of the substrate used for the wiring substrate include a plastic substrate, a ceramic substrate, a metal substrate, and a film substrate. For example, a glass epoxy substrate, a glass polyimide substrate, an alumina substrate, a low-temperature fired ceramic substrate, an aluminum nitride substrate, an aluminum substrate, an iron substrate, a polyimide film substrate, and the like. Then, using these substrates, a single-sided wiring board, a double-sided through-hole wiring board, and a multilayer wiring board such as a Cu / polyimide multilayer wiring board are manufactured.

上記配線基板において導体回路を形成する方法として
は、例えば銅やニッケル,金,銀等の無電解および電解
めっき、クロムやモリブデン等のスパッタリング、銅や
銀,パラジウム,タングステン等のペースト印刷が適用
できるが、なかでも無電解および電解による銅めっきを
用いることが好適である。
As a method of forming a conductive circuit on the wiring board, for example, electroless and electrolytic plating of copper, nickel, gold, silver, etc., sputtering of chromium, molybdenum, etc., and paste printing of copper, silver, palladium, tungsten, etc. can be applied. However, it is particularly preferable to use electroless and electrolytic copper plating.

なお、本発明の製造方法においては、前記各種方法で
導体回路を形成した上に、さらに種々の方法で異なる種
類の金属層を供給することもできる。
In the manufacturing method of the present invention, after forming the conductor circuit by the above-described various methods, it is also possible to supply different types of metal layers by further various methods.

また、本発明方法において上記の導体回路は、既知の
プリント配線板について実施されている種々の方法を用
いて形成される。例えば、基板に無電解めっきを施して
から回路をエッチングする方法や無電解めっきを施す際
に直接回路を形成する方法などがある。
Further, in the method of the present invention, the above-described conductor circuit is formed by using various methods implemented on a known printed wiring board. For example, there are a method of etching a circuit after applying electroless plating to a substrate and a method of forming a circuit directly when applying electroless plating.

(2)次に、上述のようにして導体回路を形成した配線
基板の電子部品接続用導体上に、望ましくはチオ尿素の
Cu錯体形成に基づくCu−Sn置換反応によって、Sn薄膜層
を形成する。この工程は、後述するSn不均化反応がCu表
面上では起こらずSn上でのみ起こることから、Sn不均化
反応めっきの工程前に必要となる。
(2) Next, preferably, thiourea is formed on the electronic component connecting conductor of the wiring board on which the conductive circuit is formed as described above.
A Sn thin film layer is formed by a Cu-Sn substitution reaction based on Cu complex formation. This step is necessary before the step of Sn disproportionation plating, since the Sn disproportionation reaction described below does not occur on the Cu surface but only on Sn.

この薄膜の膜厚は、0.1〜2μm、好ましくは0.3〜0.
5μmとすることが望ましい。この理由は、0.1μm未満
ではSn不均化反応が起こらず、一方、2μmを超える膜
を形成するのは困難だからである。
The thickness of this thin film is 0.1 to 2 μm, preferably 0.3 to 0.
It is desirable to set it to 5 μm. The reason for this is that when the thickness is less than 0.1 μm, the Sn disproportionation reaction does not occur, while it is difficult to form a film exceeding 2 μm.

この工程においてチオ尿素を添加する理由は、例えば
Cuパッドの場合、チオ尿素が存在しないとCuの標準電極
電位はSnの標準電極電位より貴であるためCuパッド上で
はSnの置換析出が起きないからであり、この点、S(チ
オ尿素:SN(NH2)が存在すると、Cuがチオ錯体を形
成することによって標準電極電位がSnのそれより卑方向
にシフトするので、Snの置換析出ができる。
The reason for adding thiourea in this step is, for example,
In the case of the Cu pad, if thiourea is not present, the standard electrode potential of Cu is more noble than the standard electrode potential of Sn, so that substitutional precipitation of Sn does not occur on the Cu pad. In the presence of SN (NH 2 ) 2 ), Cu forms a thio complex, so that the standard electrode potential shifts in a more negative direction than that of Sn, whereby substitutional precipitation of Sn can be performed.

なお、導体を形成する金属は、Cuに限られるものでは
なく、NiやAu,Ag,Cr,W,Moなどを用いることもできる。
この場合は、導体回路金属の標準電極電位をSnのそれよ
りも卑にする必要がある。
The metal forming the conductor is not limited to Cu, but may be Ni, Au, Ag, Cr, W, Mo, or the like.
In this case, the standard electrode potential of the conductor circuit metal needs to be lower than that of Sn.

(3)次に、配線基板の電子部品接続用導体上に形成し
た上記Sn薄膜層上に、Sn上への選択的析出に基づくSnの
不均化反応による無電解めっきによってSn結晶層を形成
する。
(3) Next, an Sn crystal layer is formed on the Sn thin film layer formed on the electronic component connection conductor of the wiring board by electroless plating by a disproportionation reaction of Sn based on selective deposition on Sn. I do.

このSnの不均化反応による無電解めっきとは、還元剤
を含まないアルカリ溶液から、亜錫酸イオンの不均化反
応、 2Sn(OH)3 -→Sn+Sn(OH)6 2- によって起こる、自己触媒型の無電解めっきのことであ
る。
The electroless plating by disproportionation reaction of Sn, from alkaline solution free of reducing agents, disproportionation Asuzusan ion, 2Sn (OH) 3 - → Sn + Sn (OH) 6 2- by place, It refers to self-catalytic electroless plating.

このようにして得られたSn結晶層は、析出した結晶が
粗いため、結晶粒が凝集した状態になり、それ故に、多
孔質になる。かかる多孔質結晶層の各Sn結晶粒子の少な
くとも一部をPbで置換反応させた場合に得られるPb被覆
Sn層は、従来技術にかかるSn−Pbの単純な2層構造に比
べて、より低温で完全な合金層を形成しやすい。
The Sn crystal layer obtained in this manner is in a state in which crystal grains are aggregated because the precipitated crystals are coarse, and therefore, becomes porous. Pb coating obtained when substituting at least a part of each Sn crystal particle of such a porous crystal layer with Pb
The Sn layer is easier to form a complete alloy layer at a lower temperature than the simple Sn-Pb two-layer structure according to the prior art.

このSn結晶粒子は、ファインパターン化に対応するた
めには、それの平均粒子径を小さくし、1〜100μm、
好ましくは50μm程度とすることが望ましい。この理由
は、Sn結晶粒子の平均粒子径が1μm未満では、Sn結晶
の析出速度を遅くする必要があり、そのため所望の厚さ
のSn層を得るために、めっき時間が長くなり、めっきレ
ジストが高温,高アルカリのめっき浴に耐えられないか
らである。一方、Sn結晶粒子の平均粒子径が100μmを
超えると、Pbを置換させるSn結晶粒子の表面積が小さく
なるからである。
This Sn crystal particle, in order to respond to fine patterning, to reduce its average particle diameter, 1 ~ 100μm,
Preferably, the thickness is about 50 μm. The reason for this is that if the average particle size of the Sn crystal particles is less than 1 μm, it is necessary to slow down the precipitation rate of the Sn crystals, so that in order to obtain a Sn layer of a desired thickness, the plating time becomes longer, and the plating resist becomes longer. This is because it cannot withstand a high-temperature, highly alkaline plating bath. On the other hand, when the average particle diameter of the Sn crystal particles exceeds 100 μm, the surface area of the Sn crystal particles for substituting Pb decreases.

このSn結晶粒子の析出速度は、溶融後の厚み換算で、
1〜50μm/hrとすることが望ましい。この理由は、析出
速度が1μm/hr未満では、めっきレジストが高温,高ア
ルカリのめっき浴に耐えられないからであり、一方、析
出速度が50μm/hrを超えると、Sn結晶粒子の平均粒子径
が大きくなりPbを置換させる表面積が小さくなるからで
ある。
The precipitation rate of the Sn crystal particles is, in terms of thickness after melting,
It is desirable to set it to 1 to 50 μm / hr. The reason for this is that if the deposition rate is less than 1 μm / hr, the plating resist cannot withstand a high-temperature, highly alkaline plating bath, while if the deposition rate exceeds 50 μm / hr, the average particle size of the Sn crystal particles Is increased, and the surface area for replacing Pb is reduced.

ここに、Snの供給源としては、Sn(II)金属塩であれ
ばよいが、好ましくは、塩化物(SnCl2・2H2O),酢酸
塩(Sn(CH3COO)),ホウフッ化物(Sn(B
F4),硫酸塩(SnSO4)が好適である。
Here, the source of Sn may be a Sn (II) metal salt, preferably chloride (SnCl 2 .2H 2 O), acetate (Sn (CH 3 COO) 2 ), borofluoride (Sn (B
F 4 ) 2 ) and sulfate (SnSO 4 ) are preferred.

なお、従来技術では、無電解めっきによって20μm以
上のSn膜を得るのは困難であった。この点、不均化反応
を用いる上記無電解めっきでは、20μm以上のSn膜を容
易に得ることができる。
In the prior art, it was difficult to obtain a Sn film having a thickness of 20 μm or more by electroless plating. In this regard, in the electroless plating using the disproportionation reaction, a Sn film having a thickness of 20 μm or more can be easily obtained.

(4)そして、Snの不均化反応によって形成した上記Sn
結晶層におけるSn結晶粒子の少なくとも一部を、イオン
化傾向に基づくSn−Pb置換反応によってPbに置換し、Pb
膜を形成し、電子部品接続用導体上にはんだ層を形成す
る金属層を設けたはんだプリコート配線基板を製造す
る。
(4) The Sn formed by the disproportionation reaction of Sn
At least a portion of the Sn crystal grains in the crystal layer are replaced with Pb by a Sn-Pb substitution reaction based on ionization tendency, and Pb
A solder pre-coated wiring board having a film formed and a metal layer for forming a solder layer formed on a conductor for connecting electronic components is manufactured.

不均化反応によるSn結晶層を一部Pbで置換したPb被覆
Sn層は、Sn結晶層の層構造がSn結晶粒子の凝集体である
ので、Sn結晶粒子表面がPb膜で覆われる構造となる。
Pb coating in which Sn crystal layer is partially substituted with Pb by disproportionation reaction
Since the layer structure of the Sn crystal layer is an aggregate of Sn crystal particles, the Sn layer has a structure in which the surface of the Sn crystal particles is covered with a Pb film.

このイオン化傾向に基づくSn−Pb置換反応は、常温〜
90℃、好ましくは50℃程度で行うことが望ましい。この
理由は、常温より低温では反応速度が遅くなり、90℃を
超えると反応速度が速くなりすぎてSn/Pbの組成制御が
困難になる。
The Sn-Pb substitution reaction based on this ionization tendency is performed at room temperature to
It is desirable to carry out at 90 ° C., preferably at about 50 ° C. The reason is that when the temperature is lower than room temperature, the reaction rate becomes slow, and when it exceeds 90 ° C., the reaction rate becomes too fast, and it becomes difficult to control the composition of Sn / Pb.

このイオン化傾向に基づくSn−Pb置換反応によりSn結
晶粒子の少なくとも一部を置換してなるPb膜は、それの
膜厚が0.1〜5μm、好ましくは0.3〜3μmであること
が望ましい。この理由は、Pb膜の膜厚が0.1μm未満で
は、上記Sn薄膜層とPb被覆Sn層とで、はんだ合金層を形
成することができないからであり、一方、Pb膜の膜厚が
5μmを超えると、Pb表面が酸化してしまうからであ
る。
The Pb film obtained by substituting at least a part of the Sn crystal grains by the Sn—Pb substitution reaction based on the ionization tendency has a thickness of 0.1 to 5 μm, preferably 0.3 to 3 μm. The reason for this is that if the thickness of the Pb film is less than 0.1 μm, a solder alloy layer cannot be formed between the Sn thin film layer and the Pb-coated Sn layer, while the Pb film has a thickness of 5 μm. If it exceeds, the Pb surface is oxidized.

ここに、Pbの供給源としては、Pb(II)金属塩であれ
ばよいが、好ましくは、塩化物(PbCl2),酢酸塩(Pb
(CH3COO)・2H2O),ホウフッ化物(Pb(B
F4),硝酸塩(Pb(NO3)が好適である。
Here, the source of Pb may be a Pb (II) metal salt, but is preferably a chloride (PbCl 2 ) or an acetate (Pb
(CH 3 COO) 2 · 2H 2 O), fluoroborate compound (Pb (B
F 4 ) 2 ) and nitrate (Pb (NO 3 ) 2 ) are preferred.

(5)さらに望ましくは、このようにして製造した本発
明のはんだプリコート配線基板を、加熱炉(リフロー
炉)内に入れて加熱することにより、上記金属層を溶融
して合金化(はんだ化)したはんだプリコート配線基板
とする。
(5) More desirably, the solder pre-coated wiring board of the present invention thus manufactured is put into a heating furnace (reflow furnace) and heated, thereby melting the metal layer and alloying (soldering). Solder pre-coated wiring board.

このようにして製造した本発明のはんだプリコート配
線基板によれば、電子部品の接続部を得られたはんだ層
に熱圧着等することにより、はんだが溶融,再固化し、
電子部品を基板上に高い信頼性をもって搭載することが
できる。
According to the solder pre-coated wiring board of the present invention thus manufactured, the solder is melted and re-solidified by, for example, thermocompression bonding the connection part of the electronic component to the obtained solder layer.
Electronic components can be mounted on a substrate with high reliability.

なお、このような電子部品の実装は、上記金属層を加
熱炉(リフロー炉)にて合金化することなく、予めこの
合金層に電子部品を搭載し、その後、加熱炉(リフロー
炉)にて金属層を溶融,合金化することにより行っても
よい。
In mounting such an electronic component, the electronic component is mounted on this alloy layer in advance without alloying the metal layer in a heating furnace (reflow furnace), and then in a heating furnace (reflow furnace). This may be performed by melting and alloying the metal layer.

実施例1 (1)アディティブ型プリント配線基板の作製 (a)メラミン樹脂1275重量部と37%ホルマリン1366重
量部と水730重量部を混合し、10%炭酸ナトリウムにてp
H=9.0に調整し、90℃で60分間保持した後、メタノール
を109重量部加えて、樹脂液を得た。
Example 1 (1) Preparation of additive type printed wiring board (a) A mixture of 1275 parts by weight of melamine resin, 1366 parts by weight of 37% formalin, and 730 parts by weight of water was mixed with 10% sodium carbonate.
After adjusting to H = 9.0 and maintaining at 90 ° C. for 60 minutes, 109 parts by weight of methanol was added to obtain a resin solution.

(b)この樹脂液を噴霧乾燥法にて乾燥し、粉末状の樹
脂を得た。
(B) The resin liquid was dried by a spray drying method to obtain a powdery resin.

(c)前記(b)で得られた樹脂粉末と離型剤、硬化触
媒をボールミルにて粉砕混合し、混合粉とした。
(C) The resin powder obtained in (b), the release agent, and the curing catalyst were pulverized and mixed by a ball mill to obtain a mixed powder.

(d)前記混合粉を150℃に加熱した金型中に入れて、2
50kg/cm2の圧力で60分間保持し成型品とした。この成型
に際しては、金型を開きガス抜きを行った。
(D) placing the mixed powder in a mold heated to 150 ° C.,
The molded product was held at a pressure of 50 kg / cm 2 for 60 minutes. In this molding, the mold was opened and degassing was performed.

(e)前記(d)で得られた成型品をボールミルにて粉
砕、微粉化し、粒径0.5μmと5.5μmの粉末を得た。
(E) The molded product obtained in (d) was pulverized and pulverized with a ball mill to obtain powders having particle diameters of 0.5 μm and 5.5 μm.

(f)フェノールノボラック型エポキシ樹脂(油化シェ
ル製)60重量部、ビスフェノールA型エポキシ樹脂(油
化シェル製)40重量部およびイミダゾール系硬化剤(四
国化成製)5重量部をブチルセロソルブアセテートに溶
解し、この組成物の固形分100重量部に対して、前記
(5)で作成した微粉末を、粒径0.5μmのものを15重
量部、粒径5.5μmのものを30重量部の割合で混合し、
その後3本ロールで混練し、さらにブチルセロソルブア
セテートを添加し、固形分濃度75%の接着剤溶液を作成
した。この溶液の粘度は、JIS−K7117に準じ、東京計器
製デジタル粘度計を用い、20℃で60秒間測定したとこ
ろ、回転数6rpmで5.2Pa・s、60rpmで2.6Pa・sであ
り、そのSVI値(チキソトロピック性)は2.0であった。
(F) Dissolve 60 parts by weight of phenol novolak type epoxy resin (manufactured by Yuka Shell), 40 parts by weight of bisphenol A type epoxy resin (manufactured by Yuka Shell) and 5 parts by weight of imidazole-based curing agent (manufactured by Shikoku Kasei) in butyl cellosolve acetate Then, with respect to 100 parts by weight of the solid content of this composition, the fine powder prepared in the above (5) was used in a ratio of 15 parts by weight having a particle size of 0.5 μm and 30 parts by weight having a particle size of 5.5 μm. Mix,
Thereafter, the mixture was kneaded with three rolls, and butyl cellosolve acetate was further added to prepare an adhesive solution having a solid content of 75%. The viscosity of this solution was measured according to JIS-K7117 using a digital viscometer manufactured by Tokyo Keiki Co., Ltd. at 20 ° C. for 60 seconds, and it was 5.2 Pa · s at 6 rpm and 2.6 Pa · s at 60 rpm. The value (thixotropic property) was 2.0.

(g)ガラスエポキシ基板1(図1(a)参照)を研磨
により粗化して、JIS−B0601Rmax=2〜3μmの粗化を
形成した後、その基板上に前記(f)で作成した接着剤
溶液をロールコーターを用いて塗布した(図1(b)参
照)。この時の塗布方法はコーティングロールとして、
中高粘度用レジスト用コーティングロール(大日本スク
リーン製)を用い、コーティングローラとドクターバー
との隙間を0.4mm、コーティングローラとバックアップ
ローラとの隙間を1.4mmおよび搬送速度を400mm/sであっ
た。その後、水平状態で20分間放置した後、70℃で乾燥
させて厚さ約50μmの接着剤層2を形成した(図1
(c)参照)。
(G) The glass epoxy substrate 1 (see FIG. 1 (a)) is roughened by polishing to form a JIS-B0601R max = 2 to 3 μm roughened surface, and then the bonding made in (f) above is performed on the substrate. The agent solution was applied using a roll coater (see FIG. 1 (b)). The application method at this time is a coating roll,
The gap between the coating roller and the doctor bar was 0.4 mm, the gap between the coating roller and the backup roller was 1.4 mm, and the transfer speed was 400 mm / s using a coating roll for resist for medium and high viscosity (manufactured by Dainippon Screen). Then, after leaving it to stand horizontally for 20 minutes, it was dried at 70 ° C. to form an adhesive layer 2 having a thickness of about 50 μm (FIG. 1).
(C)).

(h)接着剤層2を形成した前記基板(図1(c)参
照)を500g/lのクロム酸(CrO3)水溶液からなる酸化剤
に70℃で15分間浸漬して接着剤層2の表面を粗化してか
ら、中和溶液(シプレイ社製)に浸漬して水洗した。接
着剤層2が粗化された基板にパラジウム触媒(シプレイ
社製)を付与して、接着剤層2の表面を活性化させた
(図1(d)参照)。
(H) The substrate (see FIG. 1 (c)) on which the adhesive layer 2 was formed was immersed in an oxidizing agent composed of a 500 g / l chromic acid (CrO 3 ) aqueous solution at 70 ° C. for 15 minutes to form the adhesive layer 2 After the surface was roughened, it was immersed in a neutralization solution (manufactured by Shipley) and washed with water. The surface of the adhesive layer 2 was activated by applying a palladium catalyst (manufactured by Shipley) to the substrate having the roughened adhesive layer 2 (see FIG. 1D).

(i)次に、前記(h)の処理を施した基板を、窒素ガ
ス雰囲気(10ppm)中で120℃で30分間、触媒固定化のた
めの熱処理を行った。
(I) Next, the substrate subjected to the treatment (h) was subjected to a heat treatment for immobilizing the catalyst at 120 ° C. for 30 minutes in a nitrogen gas atmosphere (10 ppm).

(j)次に、前記(i)の処理を施した基板上に、上記
(f)で作成した接着剤溶液に感光性を付与した樹脂溶
液を上記(g)と同様にロールコーターを用いて塗布し
た。得られた塗布層の溶剤を除去するために80℃で30分
間の熱処理を行い、次いでパターン形成用のマスクを介
して露光したのちエターナIR(旭化成製)で現像し、そ
の後、紫外線照射(UVキュアー)したのち熱処理して、
めっきレジスト3(厚さ40μm)を形成した(図1
(e)参照)。
(J) Next, a resin solution obtained by imparting photosensitivity to the adhesive solution prepared in the above (f) is applied to the substrate treated in the above (i) using a roll coater in the same manner as in the above (g). Applied. The obtained coating layer was subjected to a heat treatment at 80 ° C. for 30 minutes in order to remove the solvent, then exposed through a mask for pattern formation, developed with an Eterna IR (manufactured by Asahi Kasei), and then irradiated with ultraviolet rays (UV Cure) and heat-treated
A plating resist 3 (40 μm thick) was formed (FIG. 1).
(E)).

(k)めっきレジスト3を形成し終えた前記(j)で得
られた基板を、表1に示す組成および条件の無電解銅め
っき液に11時間浸漬して、導体部を形成するために、め
っき膜の厚さ25μmの無電解銅めっきを施し、各種リー
ドピッチ(0.15,0.3,0.5mm)の電子部品(0.15mm TAB,
0.3・0.5mm QFP)を実装するためのCuパッドを同一基板
に形成したアディティブ型プリント配線基板を得た(図
1(f)参照)。この時、レジスト3とめっき膜による
Cuパッド4との段差は15μmであった。
(K) The substrate obtained in (j) above, on which the plating resist 3 has been formed, is immersed in an electroless copper plating solution having the composition and conditions shown in Table 1 for 11 hours to form a conductor. Electroless copper plating (0.15mm, 0.3mm, 0.5mm) with electroless copper plating with a plating film thickness of 25μm (0.15mm TAB,
An additive type printed wiring board having a Cu pad for mounting 0.3 / 0.5 mm QFP) was formed on the same substrate (see FIG. 1 (f)). At this time, the resist 3 and the plating film
The level difference from the Cu pad 4 was 15 μm.

(2)前処理 次に、この無電解銅めっきを施した電子部品実装用Cu
パッド4を有するプリント配線基板(図2(a)参照)
を脱脂液(シプレイ社製アルキレート)で70℃、5分間
処理し、水洗後、活性化液(通常ソフトエッチ)で常
温、10秒間処理して、はんだ供給めっき基板とした。
(2) Pretreatment Next, this electroless copper plated Cu for mounting electronic parts
Printed wiring board having pads 4 (see FIG. 2A)
Was treated with a degreasing solution (alkylate manufactured by Shipley) at 70 ° C. for 5 minutes, washed with water, and then treated with an activating solution (usually soft etch) at room temperature for 10 seconds to obtain a solder-supplied plating substrate.

(3)Sn薄膜層5の形成(図2(b)参照) 前記(2)で得られた基板を、チオ尿素および錫のホ
ウフッ化物溶液(Sn(BF4)を水に溶解させて調整
した表1に示す組成および条件の無電解Sn置換めっき液
に約1分間浸漬することにより、Cu表面をSn層で置換さ
せ、Snめっき膜の厚さ0.3〜0.5μmの無電解Sn置換めっ
きを施した。
(3) Formation of Sn thin film layer 5 (see FIG. 2 (b)) The substrate obtained in the above (2) is prepared by dissolving a borofluoride solution of thiourea and tin (Sn (BF 4 ) 2 ) in water. By immersing for about 1 minute in the adjusted electroless Sn-substituted plating solution having the composition and conditions shown in Table 1, the Cu surface was replaced with a Sn layer, and the thickness of the Sn-plated film was 0.3 to 0.5 μm. Was given.

(4)Sn結晶層6の形成(第2図(c)参照) 前記(3)のめっき処理を施した基板を水洗後、水酸
化ナトリウムを水に溶解させた溶液に、錫の塩化物(塩
化第一錫・二水和物)を水に溶解させた溶液を撹拌しな
がら加え、最後に安定剤としてホルマリンを加えて調整
した表3に示す組成および条件の無電解Sn厚付めっき液
(Snの不均化反応を利用)に3時間浸漬することによ
り、前記(3)で得られたSn薄膜5上にSn結晶層を形成
し、その層の最大高さが100〜150μmとなる無電解Sn厚
付めっきを施した。得られた厚付Sn結晶層は、表面およ
び破断面観察によれば、結晶粒子の凝集体であった。こ
の結晶粒子の大きさは、平均50μm程度であった。ま
た、Sn結晶粒子の析出速度は、溶融後の厚み換算で25μ
m/hrであった。
(4) Formation of Sn crystal layer 6 (see FIG. 2 (c)) After the substrate subjected to the plating treatment of the above (3) is washed with water, a solution of sodium hydroxide in water is added to tin chloride ( A solution prepared by dissolving stannous chloride / dihydrate in water was added with stirring, and finally, formalin was added as a stabilizer to adjust the composition and conditions of the electroless Sn thick plating solution (Table 3). (Using a disproportionation reaction of Sn) for 3 hours to form a Sn crystal layer on the Sn thin film 5 obtained in the above (3), and the maximum height of the layer becomes 100 to 150 μm. Electrolytic Sn thick plating was applied. According to the observation of the surface and the fracture surface, the obtained thickened Sn crystal layer was an aggregate of crystal particles. The average size of the crystal grains was about 50 μm. The deposition rate of Sn crystal particles is 25μ in terms of thickness after melting.
m / hr.

(5)Pb膜7の形成(図2(d)参照) 前記(4)の処理を施した基板を水洗後、テトラフル
オロほう酸鉛(II)溶液およびホウフッ化水素酸を水に
溶解させて調整した表4に示す組成および条件の無電解
Pb置換めっき液に6分間浸漬するとにより、前記(4)
で得られたSn結晶層6のSn結晶粒子表面をPb膜(推定0.
3〜3μm)で皮相的に置換させる無電解Pb置換めっき
を施した。
(5) Formation of Pb film 7 (see FIG. 2 (d)) After the substrate subjected to the treatment of (4) is washed with water, adjustment is performed by dissolving a lead (II) tetrafluoroborate solution and borofluoric acid in water. Of the composition and conditions shown in Table 4
By immersing in Pb displacement plating solution for 6 minutes, the above (4)
The surface of the Sn crystal particles of the Sn crystal layer 6 obtained in the step (b) was coated with a Pb film (estimated to
(3 to 3 μm), and electroless Pb substitution plating was performed to superficially substitute.

(6)後処理 次に、前記(5)の処理を施した基板を水洗後、熱風
乾燥機内にて80℃で10分間乾燥し、電子部品を実装する
ための金属(Sn,Pb)をめっきによりCuパッド4上に供
給してなるアディティブ型のはんだプリコート配線基板
とした(図2参照)。
(6) Post-processing Next, after the substrate subjected to the processing of (5) above is washed with water, dried at 80 ° C. for 10 minutes in a hot air drier, and a metal (Sn, Pb) for mounting electronic components is plated. Thus, an additive type solder pre-coated wiring board supplied on the Cu pad 4 was obtained (see FIG. 2).

なお、この電子部品実装用接続金属の組成は、上記は
んだプリコート配線基板を加熱して単体めっきにより供
給した金属(Sn,Pb)を溶融し、合金化したものをEDS分
析した結果、Sn/Pb比は6/4であった。
The composition of the connecting metal for mounting electronic components was determined by melting the metal (Sn, Pb) supplied by simple plating and heating the solder pre-coated wiring board and alloying the same, and as a result of Sn / Pb The ratio was 6/4.

(7)電子部品の実装 次に、このアディティブ型のはんだプリコート配線基
板を加熱処理することなく、0.3,0.5mm QFPの場合は、
それを該当箇所に搭載したのちリフロー機にて加熱する
ことにより実装し、一方、0.15mm TABの場合は、それを
該当箇所に搭載したのちホットバー(パルスヒート方
式)にて加熱することにより実装した。
(7) Mounting of electronic components Next, without heating this additive type solder pre-coated wiring board, in the case of 0.3, 0.5 mm QFP,
It is mounted by heating it with a reflow machine after mounting it in the corresponding location, while in the case of 0.15mm TAB, it is mounted by heating it with a hot bar (pulse heating method) after mounting it in the relevant location did.

実施例2 (1)実施例1の(1)〜(6)に示す各工程と同じ処
理を行い、電子部品を実装するための金属(溶融後のは
んだ:Sn/Pb比が6/4)をめっきによりCuパッド上に供給
してなるアディディブ型のはんだプリコート配線基板を
得た。
Example 2 (1) A metal for mounting an electronic component by performing the same processing as the steps (1) to (6) of Example 1 (solder after melting: Sn / Pb ratio is 6/4) Was supplied onto a Cu pad by plating to obtain an additive-type solder precoated wiring board.

(2)次に、この配線基板を有機熱媒体中にて210℃で
5秒間、浸漬し、銅上に供給されたSnおよびPbを溶融し
合金化した。この時、溶融により合金化したはんだ(Sn
/Pb比:6/4)は、Cuリード幅あるいは同一高さのレジス
ト壁部を弦とする弧を描いた形状となった。
(2) Next, the wiring board was immersed in an organic heat medium at 210 ° C. for 5 seconds to melt and alloy Sn and Pb supplied on copper. At this time, the solder (Sn
/ Pb ratio: 6/4) has a shape in which a chord is drawn on the resist wall portion having the Cu lead width or the same height.

(3)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(3) Next, the same process as the process shown in (7) of Example 1 was performed to mount various electronic components.

実施例3 (1)実施例1の(5)に示す工程において、Pb置換め
っき液に2分間浸漬すること以外は、実施例1の(1)
〜(6)に示す各工程と同じ処理を行い、アディディブ
型のはんだプリコート配線基板を得た。
Example 3 (1) In Example 1 (5), except that in the step shown in (5), the substrate was immersed in a Pb-substituted plating solution for 2 minutes.
The same processes as in the steps (6) to (6) were performed to obtain an additive-type solder precoated wiring substrate.

(2)次に、この配線基板を加熱処理し、合金化した後
(Sn/Pb比:9/1)、実施例1の(7)に示す工程と同じ
処理を行い、各種電子部品を実装した。
(2) Next, after heat-treating and alloying this wiring board (Sn / Pb ratio: 9/1), the same processing as in step (7) of Example 1 is performed to mount various electronic components. did.

実施例4 (1)銅張積層板(圧延銅箔層厚み18μm)を、常法で
あるエッチドホイル法により、各種リードピッチ(0.1
5,0.3,0.5mm)の電子部品を実装するためのCuパッドを
形成したサブトラクティブ型プリント配線基板を得た。
Example 4 (1) A copper-clad laminate (rolled copper foil layer having a thickness of 18 μm) was subjected to various lead pitches (0.1
A subtractive printed wiring board having Cu pads for mounting electronic components (5, 0.3, 0.5 mm) was obtained.

(2)次に、実施例1の(3)〜(6)に示す各工程と
同じ処理を行い、銅上および銅側壁上に電子部品を実装
するための金属(はんだ)をめっきにより供給してなる
サブトラクティブ型のはんだプリコート配線基板を得
た。
(2) Next, the same processing as in the steps (3) to (6) of Example 1 is performed, and a metal (solder) for mounting an electronic component on the copper and the copper side wall is supplied by plating. As a result, a subtractive type solder pre-coated wiring substrate was obtained.

(3)次に、この配線基板を有機熱媒体中にて210℃で
5秒間、浸漬し、銅上および銅側壁上に供給されたSnお
よびPbを溶融し合金化した。この時、溶融により合金化
したはんだ(Sn/Pb比:6/4)は、Cuパッドを包んだ形状
となった。
(3) Next, the wiring board was immersed in an organic heat medium at 210 ° C. for 5 seconds to melt and alloy Sn and Pb supplied on the copper and the copper side wall. At this time, the solder alloyed by melting (Sn / Pb ratio: 6/4) had a shape surrounding the Cu pad.

(4)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(4) Next, the same processing as in the step (7) of Example 1 was performed to mount various electronic components.

比較例1 (1)実施例1の(1)に示す各工程と同じ処理を行
い、各種パッドピッチのCu導体部を形成したアディディ
ブ型プリント配線基板を得た。
Comparative Example 1 (1) The same process as in the step (1) of Example 1 was performed to obtain an additive-type printed wiring board on which Cu conductor portions having various pad pitches were formed.

(2)次に、この配線基板をはんだ印刷機(横田製作所
製)にて、粒径20〜38μmのはんだペースト(タムラ製
作所製)を、メタルマスクを介して、スキージ速度2〜
3cm/sにて印刷し、50μmのはんだ(Sn/Pb比:6/4)を供
給した。なお、0.3mmピッチ以下のCuパッド上には、精
度良くはんだを供給することはできなかった。また、リ
ードピッチによりはんだ厚のバラツキが生じた。
(2) Next, the wiring board was soldered with a solder printing machine (manufactured by Yokota Seisakusho) to apply a solder paste (manufactured by Tamura Seisakusho) having a particle size of 20 to 38 μm through a metal mask at a squeegee speed of 2 to 50 μm.
Printing was performed at 3 cm / s, and 50 μm solder (Sn / Pb ratio: 6/4) was supplied. In addition, it was not possible to supply solder with high accuracy on Cu pads having a pitch of 0.3 mm or less. Also, the thickness of the solder varied due to the lead pitch.

(3)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(3) Next, the same process as the process shown in (7) of Example 1 was performed to mount various electronic components.

比較例2 (1)実施例1の(1)に示す各工程と同じ処理を行
い、各種パッドピッチのCu導体部を形成したアディディ
ブ型プリント配線基板を得た。なお、全てのパッドに、
予め通電用リードを設けた。
Comparative Example 2 (1) The same process as in (1) of Example 1 was performed to obtain an additive-type printed wiring board on which Cu conductor portions having various pad pitches were formed. In addition, to all pads,
An energizing lead was provided in advance.

(2)次に、この配線基板を常法により、電解はんだめ
っきを行い、Cuパッド上に50μmのはんだ(Sn/Pb比:6/
4)を供給した。
(2) Next, this wiring board is subjected to electrolytic solder plating by a conventional method, and a 50 μm solder (Sn / Pb ratio: 6 /
4) supplied.

(3)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(3) Next, the same process as the process shown in (7) of Example 1 was performed to mount various electronic components.

比較例3 (1)実施例1の(1)に示す各工程と同じ処理を行
い、各種パッドピッチのCu導体部を形成したアディディ
ブ型プリント配線基板を得た。
Comparative Example 3 (1) The same processing as in each step shown in (1) of Example 1 was performed to obtain an additive-type printed wiring board on which Cu conductor portions having various pad pitches were formed.

(2)次に、この配線基板を前処理後、常温の無電解は
んだめっき(Cu置換型)を行ったが、Cuパッド上には10
〜15μmのはんだ(Sn/Pb比:6/4)しか供給できなかっ
た。これは、めっきによるはんだ形成が、パッドである
Cuとの置換反応を利用することから、はんだ厚は前記供
給厚が限界であった。
(2) Next, after preprocessing this wiring board, room temperature electroless solder plating (Cu replacement type) was performed.
Only 〜15 μm solder (Sn / Pb ratio: 6/4) could be supplied. This is a pad with solder formed by plating
Since the substitution reaction with Cu is used, the supply thickness is limited to the solder thickness.

(3)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(3) Next, the same process as the process shown in (7) of Example 1 was performed to mount various electronic components.

比較例4 (1)実施例4の(1)に示す各工程と同じ処理を行
い、各種パッドピッチのCu導体部を形成したサブトラク
ティブ型プリント配線基板を得た。
Comparative Example 4 (1) The same processing as in each step shown in (1) of Example 4 was performed to obtain a subtractive printed wiring board on which Cu conductor portions having various pad pitches were formed.

(2)次に、この配線基板を比較例1の(2)に示す工
程と同じ処理を行い、基板上にはんだペーストを印刷
し、各種リードピッチのCuパッド上にはんだを供給し
た。また、同様に0.3mmピッチ以下のCuパッド上には、
精度良くはんだを供給することはできず、供給厚バラツ
キが生じた。
(2) Next, this wiring board was subjected to the same processing as the step shown in (2) of Comparative Example 1, a solder paste was printed on the board, and solder was supplied on Cu pads having various lead pitches. Similarly, on a 0.3 mm pitch or less Cu pad,
Solder could not be supplied with high accuracy, and the supply thickness varied.

(3)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(3) Next, the same process as the process shown in (7) of Example 1 was performed to mount various electronic components.

比較例5 (1)実施例4の(1)に示す各工程と同じ処理を行
い、各種パッドピッチのCu導体部を形成したサブトラク
ティブ型プリント配線基板を得た。なお、全てのパッド
に、予め通電用リードを設けた。
Comparative Example 5 (1) The same processing as in each step shown in (1) of Example 4 was performed to obtain a subtractive printed wiring board on which Cu conductor portions having various pad pitches were formed. It should be noted that all the pads were provided with energizing leads in advance.

(2)次に、この配線基板を比較例2の(2)に示す工
程と同じ処理を行い、電解はんだめっきにより基板Cuパ
ッド上に50μmのはんだ(Sn/Pb比:6/4)を供給した。
(2) Next, this wiring board is subjected to the same processing as the step shown in (2) of Comparative Example 2, and a 50 μm solder (Sn / Pb ratio: 6/4) is supplied on the substrate Cu pad by electrolytic solder plating. did.

(3)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(3) Next, the same process as the process shown in (7) of Example 1 was performed to mount various electronic components.

比較例6 (1)実施例4の(1)に示す各工程と同じ処理を行
い、各種パッドピッチのCu導体部を形成したサブトラク
ティブ型プリント配線基板を得た。
Comparative Example 6 (1) The same processing as in each step shown in (1) of Example 4 was performed to obtain a subtractive printed wiring board on which Cu conductor portions having various pad pitches were formed.

(2)次に、この配線基板を比較例3の(2)に示す工
程と同じ処理を行い、無電解はんだめっきにより、基板
Cuパッド上に10〜15μmのはんだ(Sn/Pb比:6/4)を供
給した。
(2) Next, this wiring board is subjected to the same processing as the step shown in (2) of Comparative Example 3, and the board is subjected to electroless solder plating.
A solder of 10 to 15 μm (Sn / Pb ratio: 6/4) was supplied on the Cu pad.

(3)次に、実施例1の(7)に示す工程と同じ処理を
行い、各種電子部品を実装した。
(3) Next, the same process as the process shown in (7) of Example 1 was performed to mount various electronic components.

上述のようにして、各種はんだ供給法(本発明法,は
んだペースト印刷法,電解はんだめっき法および無電解
置換はんだめっき法)を単独に用いて、Cuパッド上には
んだを供給したはんだプリコート配線基板上に、各種リ
ードピッチの電子部品(0.15TAB,0.3QFP,0.5QFP)を混
載実装した結果、その実装信頼性を表5に示す。この表
に示す結果から明らかなように、本発明のはんだプリコ
ート配線基板を用いた実装では、広い範囲(ラフピッ
チ,ファインピッチ)で表面実装が可能であることを確
認した。
As described above, a solder pre-coated wiring board in which the solder is supplied onto the Cu pad by using various solder supply methods (the method of the present invention, the solder paste printing method, the electrolytic solder plating method, and the electroless displacement solder plating method) alone Table 5 shows the mounting reliability of electronic components (0.15TAB, 0.3QFP, 0.5QFP) with various lead pitches. As is evident from the results shown in this table, it was confirmed that surface mounting was possible in a wide range (rough pitch, fine pitch) in the mounting using the solder precoated wiring board of the present invention.

なお、表5の比較例における電解はんだめっきの場合
は、通電用リードが必要であり、配線密度の低下を招く
とともに生産性が非常に悪いという問題がある。また、
無電解置換はんだめっきの場合は、はんだ層の厚膜化が
困難であり、ラフピッチCuパッド上にさらに何らかの方
法ではんだを供給する必要があり生産性が非常に悪いと
いう問題がある。さらに、はんだペースト印刷法の場合
は、ファインピッチCuパッド(0.3mm以下)上への信頼
性の高いはんだ供給が困難であるという問題がある。
In addition, in the case of the electrolytic solder plating in the comparative example of Table 5, a lead for energization is required, which causes a problem that the wiring density is reduced and the productivity is very poor. Also,
In the case of electroless displacement solder plating, it is difficult to increase the thickness of the solder layer, and it is necessary to supply the solder on the rough-pitch Cu pad by some other method, so that there is a problem that productivity is very poor. Further, in the case of the solder paste printing method, there is a problem that it is difficult to supply a reliable solder onto a fine pitch Cu pad (0.3 mm or less).

この点、本発明法の場合は、上述した各種問題を生ず
ることはなく、非常に有益な技術であることが判る。
In this regard, in the case of the method of the present invention, the above-described various problems do not occur, and it is understood that this is a very useful technique.

産業上の利用可能性 以上述べたように、本発明にかかるはんだプリコート
配線基板は、従来の表面実装用基板に比べ優れた特性を
持ち、よりファインピッチな実装が可能で、かつ生産性
に優れることから、ピッチ幅0.3mmの実装はもとより、
さらに狭ピッチの実装にも信頼性よく用いられる。
INDUSTRIAL APPLICABILITY As described above, the solder pre-coated wiring board according to the present invention has excellent characteristics as compared with the conventional surface mounting board, allows finer pitch mounting, and has excellent productivity. Therefore, in addition to mounting with a pitch width of 0.3 mm,
Further, it is used with high reliability for mounting at a narrow pitch.

特に、アディティブ基板を用いたはんだプリコート配
線基板は、特有の永久レジストを有するので、この永久
レジストのもつセルフアライメント効果が利用できる。
その結果、表面実装部品のアセンブル時の位置合わせが
容易になる他、部品搭載後のはんだリフロー時にはソル
ダーダム効果によるはんだブリッジ防止が可能となる。
In particular, since a solder pre-coated wiring substrate using an additive substrate has a unique permanent resist, the self-alignment effect of the permanent resist can be used.
As a result, it becomes easy to align the surface-mounted components at the time of assembling, and at the same time, at the time of solder reflow after mounting the components, it becomes possible to prevent solder bridges by a solder dam effect.

フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H05K 3/24,3/34 C23C 18/48,18/52 Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) H05K 3 / 24,3 / 34 C23C 18 / 48,18 / 52

Claims (13)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】配線基板の電子部品接続用導体上に、実装
に必要なはんだ層を予め設けてなるはんだプリコート配
線基板において、 上記はんだ層を、Sn薄膜層と,Sn結晶粒子の少なくとも
一部がPb膜で被覆されてなる粒子を含むPb被覆Sn層と、
で形成したことを特徴とするはんだプリコート配線基
板。
1. A solder pre-coated wiring board in which a solder layer required for mounting is previously provided on an electronic component connecting conductor of the wiring board, wherein the solder layer is formed of a Sn thin film layer and at least a part of Sn crystal grains. A Pb-coated Sn layer containing particles coated with a Pb film,
A solder pre-coated wiring board characterized by being formed by:
【請求項2】Sn薄膜層と,Sn結晶粒子の少なくとも一部
がPb膜で被覆されてなる粒子を含むPb被覆Sn層とで形成
した金属層を、加熱溶融して合金層としたことを特徴と
する請求項1に記載のはんだプリコート配線基板。
(2) A metal layer formed of a Sn thin film layer and a Pb-coated Sn layer containing particles in which at least a part of Sn crystal particles is coated with a Pb film, is heated and melted to form an alloy layer. The pre-coated solder wiring board according to claim 1, wherein:
【請求項3】Sn薄膜層は、それの膜厚が0.1〜2μmで
あることを特徴とする請求項1または請求項2に記載の
はんだプリコート配線基板。
3. The solder pre-coated wiring board according to claim 1, wherein the Sn thin film layer has a thickness of 0.1 to 2 μm.
【請求項4】Pb被覆Sn層におけるSn結晶粒子は、それの
平均粒子径が1〜100μmであることを特徴とする請求
項1または請求項2に記載のはんだプリコート配線基
板。
4. The pre-coated solder wiring board according to claim 1, wherein the Sn crystal particles in the Pb-coated Sn layer have an average particle diameter of 1 to 100 μm.
【請求項5】Pb被覆Sn層におけるPb膜は、それの膜厚が
0.1〜5μmであることを特徴とする請求項1または請
求項2に記載のはんだプリコート配線基板。
5. The Pb film in the Pb-coated Sn layer has a thickness of
The solder pre-coated wiring board according to claim 1 or 2, wherein the thickness is 0.1 to 5 µm.
【請求項6】配線基板の電子部品接続用導体上に、実装
に必要なはんだ層を予め設けてなるはんだプリコート配
線基板の製造方法に当たり、上記はんだ層を、 (1)導体回路を形成した配線基板の電子部品接続用導
体上に、Sn薄膜層を形成する工程、 (2)Sn不均化反応により、前記Sn薄膜層上に、Snを選
択的に析出させてSn結晶層を形成する工程、 (3)前記Sn結晶層におけるSn結晶粒子の少なくとも一
部を、イオン化傾向に基づくSn−Pb置換反応によってPb
膜で被覆し、Pb被覆Sn層を形成する工程、 を経て形成することを特徴とするはんだプリコート配線
基板の製造方法。
6. A method of manufacturing a solder pre-coated wiring board in which a solder layer required for mounting is previously provided on a conductor for connecting electronic components on a wiring board. Forming a Sn thin film layer on the electronic component connecting conductor of the substrate; (2) forming a Sn crystal layer by selectively depositing Sn on the Sn thin film layer by a Sn disproportionation reaction; (3) At least a part of the Sn crystal grains in the Sn crystal layer is converted to Pb by Sn-Pb substitution reaction based on ionization tendency.
Forming a Pb-coated Sn layer by coating with a film.
【請求項7】配線基板の電子部品接続用導体上に、実装
に必要なはんだ層を予定め設けてなるはんだプリコート
配線基板の製造方法に当たり、上記はんだ層を、 (1)導体回路を形成した配線基板の電子部品接続用導
体上に、Sn薄膜層を形成する工程、 (2)Sn不均化反応により、前記Sn薄膜層上に、Snを選
択的に析出させてSn結晶を形成する工程、 (3)前記Sn結晶層におけるSn結晶粒子の少なくとも一
部を、イオン化傾向に基づくSn−Pb置換反応によってPb
膜で被覆し、Pb被覆Sn層を形成する工程、 (4)上記工程で形成したSn薄膜層と,Sn結晶粒子の少
なくとも一部がPb膜で被覆されてなる粒子を含むPb被覆
Sn層とを、加熱することにより溶融し、次いでこれを冷
却して合金層とする工程、 を経て形成することを特徴とするはんだプリコート配線
基板の製造方法。
7. A method of manufacturing a solder pre-coated wiring board in which a solder layer required for mounting is preliminarily provided on an electronic component connecting conductor of the wiring board. A step of forming a Sn thin film layer on a conductor for connecting electronic components of a wiring board; and (2) a step of selectively depositing Sn on the Sn thin film layer by a Sn disproportionation reaction to form a Sn crystal. (3) At least a part of the Sn crystal grains in the Sn crystal layer is converted to Pb by Sn-Pb substitution reaction based on ionization tendency.
A step of forming a Pb-coated Sn layer by coating with a film, (4) a Pb coating containing particles formed by coating the Sn thin film layer formed in the above step and at least a part of Sn crystal particles with a Pb film.
And melting the Sn layer by heating, and then cooling the Sn layer to form an alloy layer.
【請求項8】電子部品接続用導体上にSn薄膜層を形成す
る方法は、チオ尿素のCu錯体形成に基づくCu−Sn置換反
応であることを特徴とする請求項6または請求項7に記
載のはんだプリコート配線基板の製造方法。
8. The method according to claim 6, wherein the method of forming the Sn thin film layer on the electronic component connecting conductor is a Cu-Sn substitution reaction based on the formation of a Cu complex of thiourea. Manufacturing method of solder pre-coated wiring board.
【請求項9】Sn薄膜層は、それの膜厚を0.1〜2μmと
することを特徴とする請求項6または請求項7に記載の
製造方法。
9. The method according to claim 6, wherein the Sn thin film layer has a thickness of 0.1 to 2 μm.
【請求項10】Pb被覆Sn層におけるSn結晶粒子は、それ
の平均粒子径を1〜100μmとすることを特徴とする請
求項6または請求項7に記載の製造方法。
10. The method according to claim 6, wherein the Sn crystal particles in the Pb-coated Sn layer have an average particle diameter of 1 to 100 μm.
【請求項11】Sn結晶層は、それの析出速度を、溶融後
の厚み換算で1〜50μm/hrとすることを特徴とする請求
項6または請求項7に記載の製造方法。
11. The method according to claim 6, wherein the Sn crystal layer has a deposition rate of 1 to 50 μm / hr in terms of thickness after melting.
【請求項12】イオン化傾向に基づくSn−Pb置換反応
は、常温〜90℃で行うことを特徴とする請求項6または
請求項7に記載の製造方法。
12. The method according to claim 6, wherein the Sn-Pb substitution reaction based on the ionization tendency is carried out at a normal temperature to 90 ° C.
【請求項13】Pb被覆Sn層におけるPb膜は、それの膜厚
を0.1〜5μmとすることを特徴とする請求項6または
請求項7に記載の製造方法。
13. The method according to claim 6, wherein the Pb film in the Pb-coated Sn layer has a thickness of 0.1 to 5 μm.
JP6500401A 1992-06-02 1993-06-01 Solder pre-coated wiring board and method of manufacturing the same Expired - Fee Related JP2883204B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6500401A JP2883204B2 (en) 1992-06-02 1993-06-01 Solder pre-coated wiring board and method of manufacturing the same

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP4-165479 1992-06-02
JP16547992A JPH06181380A (en) 1992-06-02 1992-06-02 Surface mounting substrate and manufacture thereof
JP5-32085 1993-02-22
JP3208593A JPH06252536A (en) 1993-02-22 1993-02-22 Solder precoat wiring board and its manufacture
JP6500401A JP2883204B2 (en) 1992-06-02 1993-06-01 Solder pre-coated wiring board and method of manufacturing the same
PCT/JP1993/000736 WO1993025060A1 (en) 1992-06-02 1993-06-01 Solder-precoated wiring board and method for manufacturing the same

Publications (1)

Publication Number Publication Date
JP2883204B2 true JP2883204B2 (en) 1999-04-19

Family

ID=27287578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6500401A Expired - Fee Related JP2883204B2 (en) 1992-06-02 1993-06-01 Solder pre-coated wiring board and method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP2883204B2 (en)

Similar Documents

Publication Publication Date Title
EP0475567B1 (en) Method for fabricating printed circuits
USRE45175E1 (en) Process for silver plating in printed circuit board manufacture
US6319543B1 (en) Process for silver plating in printed circuit board manufacture
KR100556818B1 (en) Multilayer printed wiring board and its manufacturing method
JP3204545B2 (en) Multilayer printed wiring board and method of manufacturing the same
WO1993025060A1 (en) Solder-precoated wiring board and method for manufacturing the same
JP2883204B2 (en) Solder pre-coated wiring board and method of manufacturing the same
JP4129665B2 (en) Manufacturing method of substrate for semiconductor package
JPH0828561B2 (en) Manufacturing method of printed wiring board
JPH05327187A (en) Printed circuit board and manufacture thereof
JP3152559B2 (en) Semiconductor mounting board
JP3354221B2 (en) Method of forming bump electrode
JPH06252536A (en) Solder precoat wiring board and its manufacture
JPH06260756A (en) Manufacture of printed wiring board
JP3660777B2 (en) Method for forming tin alloy film and tin alloy plating bath
JP2915644B2 (en) Manufacturing method of printed wiring board
JPH0621621A (en) Method for formation of circuit pattern
JP4167325B2 (en) Printed wiring board
JP2002256444A (en) Wiring board
JP3265968B2 (en) Electrode of glass ceramic substrate and method for forming the same
JPH06181380A (en) Surface mounting substrate and manufacture thereof
KR940009173B1 (en) Method of preparing a printed substrate
JP3991588B2 (en) Method for manufacturing printed wiring board
JPH09167883A (en) Surface-mounted printed wiring board and method for manufacturing the same
JP2001313454A (en) Wiring board

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090205

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090205

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100205

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110205

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110205

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120205

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees