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JP2880271B2 - 帯域制御方法および回路 - Google Patents

帯域制御方法および回路

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JP2880271B2
JP2880271B2 JP21570590A JP21570590A JP2880271B2 JP 2880271 B2 JP2880271 B2 JP 2880271B2 JP 21570590 A JP21570590 A JP 21570590A JP 21570590 A JP21570590 A JP 21570590A JP 2880271 B2 JP2880271 B2 JP 2880271B2
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晶彦 高瀬
尚彦 小崎
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Hitachi Ltd
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  • Computer Networks & Wireless Communication (AREA)
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  • Data Exchanges In Wide-Area Networks (AREA)

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は、固定長パケットのクロスコネクト装置また
は交換装置のパケットスイッチにおける、バーチャルパ
スまたはバーチャルコネクションの帯域制御方式および
回路に係るものであり、加入者線から到着するバースト
的なパケットの再配置制御方式、および、回路に関す
る。特に、ATM（Asynchronous Transfer Mode;非同期転
送モード）方式による装置での、セルスイッチに好適で
ある。
【従来の技術】 通信分野における広帯域・マルチメディア化に対し
て、CCITT（国際電信電話諮問委員会）で合意がなされ
たATM（Asynchronous Transfer Mode;非同期転送モー
ド）方式では、セルと呼ばれる固定長パケットを用いて
伝送／交換を行う。このセルを交換する為のスイッチ方
式が数多く提案されている。 また、交換機間を接続する伝送装置においても、バー
チャルパスと呼ばれる仮想的な回線を単位に、回線網の
アーキテクチャを柔軟に変更したり、回線の管理を簡単
化することが行われる。この際に、バーチャルパスに従
ってセルの交換を行う装置が用いられ、ATMクロスコネ
クト装置と呼ばれている。クロスコネクト装置は、一種
のATMスイッチと考えられる。 ATMスイッチの方式の一つに、共通バッファメモリス
イッチがあり、小崎、他による文献（“共通バッファ型
ATMスイッチLSI構成法",信学技報,SSE89-144,pp.49-54
（平2-02）．）に、その構成法の一例が示されている。
これを第２図に示す。 一般的に加入者線が接続している各種の端末装置は、
連続的にデータを出す期間と、データを出さない期間が
存在する、いわゆるバースト的なトラヒックを出力す
る。ATM交換機に必要となるバッファ量は、このような
バースト性を持つトラヒックを収容する場合は、ランダ
ムにセルを出すようなトラヒックを収容する場合に比べ
て、十数倍から数十倍必要であることが知られている。
従って、少ないバッファ量を持つクロスコネクト装置を
用いて、経済的にATM網を構成する為には、加入者線を
収容する装置において、バースト性を取り除く必要があ
る。この為、同一バーチャルチャンネルやバーチャルパ
スに属するセルを、時間的になるべく均等に配置する処
理を要する。この処理を帯域制御と呼ぶ。 このような帯域制御を行う方法は、重定、他による文
献（“ATM交換網の回線設定法について”信学技報,SSE8
9-120,pp.31-36（平2-01）．）に一例が示されている。
即ち、交換機もしくはクロスコネクト装置の出線におい
て、フレーム内で、バーチャルパスもしくはバーチャル
チャンネルに属するセルの時間位置をあらかじめ決めて
おくことにより、帯域制御を行う方式が示されている。
また、各出線単位で時間位置を動的に定める為のアルゴ
リズムが示されている。
【発明が解決しようとする課題】
上記従来技術を用いた、共通バッファメモリスイッチ
による、スイッチ構成においては、帯域制御が考慮され
ていない。従って、バースト性をもつ回線は、バースト
性を保存したまま交換／出力されてしまう。その結果、
この出力が接続するクロスコネクト装置や交換機におい
て、大量のバッファメモリを必要としてしまうという問
題点があった。 また、上記従来技術による出線毎の帯域制御を行った
としても、帯域制御を行う為、時間順序の変更を行う必
要がある。この際、待合せバッファが必要となって、帯
域制御を行う装置のバッファが大量に必要となる問題が
あった、一方、上記従来技術に示されている、時間位置
を動的に定める為のアルゴリズムを用いることにより、
このメモリ量を減らせることも示されている。しかし、
このアルゴリズムを実行するための制御装置が複雑なる
と共に、より均等に配置するには、配置決定の周期を長
くする必要があり、そのためにメモリ量が増加してしま
う問題があった。 更に、メモリ量が増加した場合は、メモリ内にセルが
滞留する時間が長くなり、伝送や交換における遅延が増
加するという問題がある。 本発明の目的は、帯域制御の為に必要なメモリ量を減
少させることにある。 本発明の他の目的は、帯域制御の為に必要なメモリを
スイッチが本来有している大量のバッファと兼用させ
て、装置のバッファ量の増加なしに、帯域制御を実現す
ることにある。 また、本発明の目的は、簡単な構成により、効率よく
帯域制御を実現できる方式、および、回路を提供するこ
ともまた、目的の一つとしている。 更に、本発明は、帯域制御を利用して、より低い伝送
速度の回線に分離する際に必要となるバッファ量を減少
させることもまた、目的としている。 本発明の他の目的に、容易に帯域を変更可能な帯域制
御方式、および、回路を提供することがある。
【課題を解決するための手段】
共通バッファ型メモリスイッチでは、単一の大量のバ
ッファメモリを用意すると共に、バッファメモリにアド
レスチェインをつなぐためのメモリを付加する。更に、
このバッファ内に出線毎にチェインを用いたリスト構造
を作成する。セルが入力されたならば、まず、バッファ
メモリにセルを格納する。それと同時に、そのセルの出
線を判断して、対応する出線のリスト構造の末尾にセル
が格納されたバッファのアドレスのチェインを接続す
る。また、セルを出力する際は、出力する出線に従った
リスト構造を選択し、そのリスト構造の先頭より出力す
べきセルが格納されているバッファのアドレスを取り出
して、そのアドレスよりセルの出力を行う。 これらの動作を、全ての入線と全ての出線に対して周
期的に行えば、入力されたセルは、その出線に従って分
類されてリスト構造に付加され、対応する出線の読み出
しにより出力される。即ち、交換動作が実現できる。ま
た、セルはリスト構造につながれる為、時間順序が入れ
替わることはない。 本発明では、前記目的を達成する為に、セルを出線毎
にリスト構造に加えるのみでなく、出線毎に更にバーチ
ャルパスもしくはバーチャルチャンネルに分類して、そ
れぞれのバーチャルパスもしくはバーチャルチャンネル
に対応したリスト構造に接続する。また、セルを読み出
す際に、それぞれの出線に対して出力すべきバーチャル
パスもしくはバーチャルチャンネルを時間的に指定し
て、対応したリスト構造の先頭からセルを読み出す。 また、本発明では、前記の他の目的を達成する為に、
次のような回路構成を採用している。即ち、入力セル
を、バーチャルパスもしくはバーチャルチャンネル毎に
分類してリスト構造に接続する為に、バーチャルパスも
しくはバーチャルパスの識別子を与えれば、セルを接続
するリスト構造を指定する識別子、セルを格納するアド
レス、あるいは、接続するチェインのアドレスを与える
テーブルを具備する。また、出力すべきバーチャルパス
もしくはバーチャルパスに属するセルをリスト構造から
取り出す為に、バーチャルパスもしくはバーチャルパス
の識別子を与えれば、セルを取り出すリスト構造を指定
する識別子、セルを読み出すアドレス、あるいは、取り
出すチェインのアドレスを与えるテーブルを具備する。
更に、出線毎に、読み出しタイミングに従って、出力す
るバーチャルパスもしくはバーチャルパスを指定する為
に、一定の周期をもつカウンタと、カウンタの値により
周期的に参照され、それぞれのタイミングで出力するバ
ーチャルパスもしくはバーチャルパスを保持している、
帯域指定用のテーブルを具備する。
【作用】
本発明による共通バッファ型メモリスイッチでは、出
線のみならず、セルが属するバーチャルパスもしくはバ
ーチャルパスに従って分類して、リスト構造をつくる。
従って、同一バーチャルパスもしくはバーチャルパスに
属するセルの順序を保存したまま、バーチャルパスもし
くはバーチャルパスを指定して、セルを出力することが
できる。従って、バーチャルパスもしくはバーチャルパ
スができるだけ均等に配置されるように指定することに
より、バースト的に到着したセルを均等に配置して出力
することが可能となる。 また、本発明による共通バッファ型メモリスイッチを
用いた帯域制御回路においては、スイッチ中のバッファ
にバーチャルパスもしくはバーチャルパス毎のリスト構
造を作成する。従って、出線毎の帯域制御で必要であっ
た、セルの順序を入れ替える為のバッファを共用化する
ことができる。即ち、バッファ量の増加をなくすことが
可能である。 更に、一般的には、出線毎にバッファをもつスイッチ
よりも単一のバッファで交換動作を行うスイッチの方
が、メモリ量が大幅に小さくなる。これは、共通バッフ
ァ型のスイッチでは、多くのバッファを必要とする出線
が存在したとしても、バッファが必要に応じて動的に割
り当てられるため、バッファの総量は小さくてもよくな
る為である。このことは、共通化によるバッファの削減
効果、もしくは、共通化効果と呼ばれている。この共通
化効果により、出線毎に帯域制御を行う場合より、スイ
ッチに一括してバッファを持つ本発明の場合の方が、総
量としてのバッファが少なくてすむ。更に、本発明で
は、スイッチと帯域制御機能がバッファを共用化してい
るため、共通化効果によって、装置全体のバッファ量を
減らすことが可能となる。 更に、本発明では、出力するバーチャルパスもしくは
バーチャルチャンネルを指定する為のカウンタとテーブ
ルを持ち、テーブルの内容によってセルの配置の指定、
即ち、帯域の指定と制御を行う。従って、このテーブル
の内容をあらかじめ最適になるように決定できれば、効
率よく帯域制御を行うことができる。また、バッファに
溜るセル数も減らせ、遅延を減らすことができる。これ
は、一般的に、動的にセルの配置を決定するより、静的
にセルの配置を決定する方が、均一にセルを配置するこ
とが可能となる為である。 本発明では、帯域の指定はテーブルを用いて行うの
で、極めて柔軟に帯域の変更が行える。 本発明における共通バッファスイッチにおいて、バー
チャルパスもしくはバーチャルチャンネルで分類してリ
スト構造へ接続することに加えて、低速の回線へ分離す
る際の回線番号でも分類してリスト構造をつくることが
できる。更に、出力するバーチャルパスもしくはバーチ
ャルチャンネルに加えて、低速の回線番号も指定すれ
ば、回線番号が周期的になるようにセルを出力すること
が可能である。従って、分離部で、セルを低速回線へ周
期的に振り分けることで、分離部でのバッファを最小に
することができる。
【実施例】
以下、本発明の実施例の説明を、第１、３図に従って
行う。 第１図は、本発明による帯域制御を行う為の共通バッ
ファスイッチの一実施例のブロック図である。ここで
は、説明のために、共通バッファスイッチは、36×36ス
イッチとして構成する。これは、入出力数とセル長の比
を、2:3（＝36:54）と簡単な整数比とすることで、バッ
ファへのセルの書き込みの際の多重／分離の論理構成を
簡単にする為である。また、帯域制御は、バーチャルパ
ス単位で行うとする。バーチャルパスは、バーチャルパ
ス識別子（VPI）により知ることができる。 本スイッチは、バッファ部１とバッファ制御部２によ
り構成する。 各入力501-1〜36から到着したセルはMUX11で多重さ
れ、１セルづつバッファメモリ（BFM）12へ格納され
る。このとき、セルを格納するアドレスは、空きアドレ
スバッファ（IA BUF）３内に格納されている空きアドレ
スに格納する。同時に、各々のセルの出線を示すルーテ
ィング情報（RTG）が、バッファ部１からバッファ制御
部２に送られる。RTGは、ルーティングデコーダ（RT DE
C）21でデコードされ、到着したセルの出線に対応する
チェイン書込みアドレステーブル（WR CH Table）22-1
〜36を指定する。このWR CH Table22-1〜36には、VPI毎
に最後にセルを格納したアドレスが保持されている。従
って、WR CH Table22-1〜36を到着セルのVPIにより参照
すれば、最後に同一VPIのセルを書込んだアドレスがわ
かり、そのアドレスに今回セルを書込んだアドレスへの
チェインを書込むことにより、リスト構造を形成するこ
とができる。チェイン書き込みアドレスレジスタ（CH W
A）23-1〜36は、WR CH Table22-1〜36から読み出した値
を一時的に保持するためのものである。同時に、次の書
込みの為に、今回到着したセルを書込んだアドレス、即
ち、IA BUF3から取り出したアドレスにより、WR CH Tab
le22-1〜36を更新しておく。 セルの読み出しは、次のようにして行う。まず、出線
カウンタ（OUT CNT）24が次に出力する出線を指定す
る。OUT CNT24の出力は、出線デコーダ（OUT DEC）25に
送られ、出線毎に存在する帯域カウンタ（BW CNT）26-1
〜36の一つを選択する。BW CNT26-1〜36は、タイムスロ
ット毎に設定されている出力VPIを指定する為のカウン
タである。BW CNT26-1〜36の値により、帯域テーブル
（BW Table）27-1〜36を参照して、今回出力するVPIを
得る。次に、このVPIを用いて、読み出しアドレステー
ブル（RD ADR Table）28-1〜36を参照する。RD ADR Tab
le28-1〜36は、VPIに対応して、次に読み出すバッファ
のアドレスを保持しており、このアドレスによってバッ
ファメモリ（BFM）12から出力セルを取り出して、DEMUX
13で多重分離して出力する。同時にBFM12から、チェイ
ンを読みだして、RD ADRTable28-1〜36を更新する。こ
れにより、次の読み出し時に、BFM12内のアドレスを得
ることができる。また、BFM12のセルを読み出したアド
レスは、もはや空きアドレスとなったので、空アドレス
バッファ（IA BUF）３に格納される。読み出しアドレレ
ジスタ（RA）29-1〜36は、RD ADR Table28-1〜36から読
み出した値を一時的に保持するためのものである。 以上のようにして、共通バッファスイッチを構成す
る。このスイッチにより、次のようにして帯域制御を行
う。即ち、帯域テーブル（BW Table）27-1〜36に、各出
線502-1〜36毎に、タイムスロットに対応したVPIを格納
しておく。例えば、出線502-1〜36の帯域の総量が150Mb
/sで、そのうちの50Mb/sの帯域を持つバーチャルパスを
設定したい場合は、BW Table27-1〜36の３アドレスに１
アドレスの割合で、このバーチャルパスに対応したVPI
を設定する。この設定により、設定を行った出線から設
定したVPIを持つセルは３セルに最大１セルしか出力さ
れず、帯域の上限が守られる。また、BW Table27-1〜36
への設定したアドレスを等間隔にすることで、設定した
出線からは設定した間隔より短い間隔で出力されること
はない。この結果、バースト性を持つセル入力を、等間
隔で出力可能となる。 第３図は、バッファ制御部における各テーブルの構成
を示した概念図である。 セルの書込みの際には、書き込むセルの出線により、
チェイン書込みアドレスレジスタ（CH WR Table）22-1
〜36が選択される。このCH WR Table22-1〜36にVPIを与
えて、セルバッファ12のアクセスするアドレスを得る。
また、セルの読み出しの際には、まず、出線カウンタ
（OUT CNT）24により、帯域カウンタ（BW CNT）26-1〜3
6、帯域テーブル（BW Table）27-1〜36、読み出しアド
レステーブル（RD ADR Table）28-1〜36が選択される。
次に、選択されたBW CNT26-1〜36が指定するタイムスロ
ットに従ってBW Table27-1〜36を参照して、出力するVP
Iを得る。更に、そのVPIに従って、RD ADR Table28-1〜
36を参照して、セルが格納されているアドレスを得て、
セルバッファ12にアクセスする。 本実施例では、帯域テーブル27-1〜36を出線毎に１個
づつ持つ例を示したが、２個づつ持たせることもでき
る。この場合において、２個の帯域テーブル27-1〜36の
内容が異なる場合、用いるテーブルを切り替えることに
より、瞬時に帯域を変更することができる。また、帯域
テーブルの書込みを、使用していないテーブルに行うこ
とで、書替えによる帯域への影響を軽減することができ
る。いうまでもなく、この切り替えは、出線対応でも可
能であるし、一度に行うことも可能である。また、２個
以上持たせることで、複数の帯域指定を瞬時に切り替え
ることが可能となる。 更に、テーブルに与えるVPIに関しては、セルの持つV
PIの全部でなく、一部とすることも可能である。この場
合は、用いないビットが異なるVPIのセルが同じリスト
構造に接続される。即ち、VPIをグループ化することが
できる。これにより、指定したVPIグループのセルがバ
ッファに存在する確率が高くなり、セルが出力される機
会が増え、バッファの内容量を減らすことができる。 以上で述べた実施例においては、帯域カウンタ26-1〜
36を出線対応で持つ例を示したが、これを単一のカウン
タで行うことも可能である。この場合は、出線毎のタイ
ムスロットの指定が同期化される。 また、帯域カウンタ26-1〜36の周期を256周期のよう
に固定して用いることもできるし、設定により可変とし
て用いることもできる。可変にすることにより、設定可
能なバーチャルパスの最小帯域を可変にすることが可能
である。 以上の構成においは、帯域テーブル27-1〜36により指
定されたVPIに対応したリスト構造にセルが接続されて
いない場合は、セルを出力することができない。即ち、
バーチャルパスの指定に関してゆらぎが許されていな
い。ゆらぎを可能とするために、前後のタイムスロット
に対応するVPIのリスト構造も調べて、対応したリスト
構造にセル存在する場合は出力するようにすることで、
ある程度のゆらぎを許容する構成となる。また、同時に
調べる方法のほかに、過去数スロットで参照したVPIを
記憶しておき、セルの有無により出力することも可能で
ある。いうまでもなく、複数のVPIに対応するリスト構
造を調べてセル出力を行う際は、その間に優先度を持た
せることができる。 第４図は、他の実施例における、バッファ制御部の各
テーブルの構成を示した概念図である。 セルの書込みの際、チェイン書込みアドレスレジスタ
（CH WR Table）22′−１〜36は、書き込むセルの出線
によりが選択される。このCH WR Table22′−１〜36
に、VPIと共に出線指定RTGの下位２ビットを与えて、セ
ルバッファ12のアクセスするアドレスを得ている。ま
た、セルの読み出しの際には、まず、出線カウンタ（OU
T CNT）24により、帯域カウンタ（BW CNT）26-1〜36、
帯域テーブル（BW Table）27′−１〜36、読み出しアド
レステーブル（RD ADR Table）28′−１〜36が選択され
る。次に、選択されたBW CNT26-1〜36が指定するタイム
スロットに従ってBW Table27′−１〜36を参照して、出
力するVPIを得る。同時に、出力する出線の指定RTGの下
位２ビットも得ている。このVPIと出線指定に従って、R
D ADR Table28′−１〜36を参照して、セルが格納され
ているアトレスを得て、セルバッファ12にアクセスして
いる。 このような構成により、セル出力はタイムスロット上
でのセルのVPIの指定のみならず、低速の回線に分離す
る際の出線のような付加情報についても位置指定可能で
ある。この場合は、低速の回線番号の指定により、低速
の回線に多重分離化する際のバッファが不要になる。 以上は、出線指定の下位２ビットを与えた例を示した
が、いうまでもなく、他の情報を与えてもよい。例え
ば、セルの廃棄クラスの情報を与えることにより、廃棄
可能なセルの位置を周期的にすることもできる。即ち、
付加情報を与えてテーブルを参照することは、その付加
情報で更に分類したリスト構造を形成することである。
従って、付加情報の指定や、並べ替えが自由に行える。 いうまでもなく、以上に述べた実施例において、VPI
を用いるのではなく、バーチャルチャンネルの識別子で
あるVCIを用いたり、VCIの一部を用いたり、VPIの一部
とVCIの一部を同時に用いるなどの構成が可能である。 以上の実施例では、出線対応でテーブルを持つ構成を
示したが、テーブルを一つにして、出線情報を付加情報
として与えることも可能である。即ち、メモリスイッチ
における交換動作は、セルの出力の位相を指定すること
と等しく、この位相の指定に、出力VPIの指定と同様な
テーブルを用いた構成も可能である。このような構成に
より、ルーティングデコーダ（RT DEC）21、出線カウン
タ（OUT CNT）24、出線デコーダ（OUT DEC）25などが不
要となる。
【発明の効果】
本発明による、VPI毎にリスト構造を有する共通バッ
ファ型メモリスイッチを用いることにより、同一バーチ
ャルパスもしくはバーチャルパスに属するセルの順序を
保存したまま、バーチャルパスもしくはバーチャルパス
を指定して、セルを出力することができる。従って、バ
ーチャルパスもしくはバーチャルパスが、できるだけ均
等に配置されるように指定することにより、バースト的
に到着したセルを均等に配置して出力し、帯域制御を行
うことが可能となる。 また、本発明による共通バッファ型メモリスイッチを
用いた帯域制御回路によれば、スイッチ内のバッファに
バーチャルパスもしくはバーチャルパス毎のリスト構造
を作成する。その為、出線毎の帯域制御では必要なバッ
ファが不要になる。即ち、バッファ量の増加をなくすこ
とが可能である。 更に、共通化効果により、出線毎に帯域制御を行う場
合より、スイッチに一括してバッファを持つ本発明の場
合の方が、総量としてのバッファが少なくすることがで
きる。更に、本発明では、スイッチと帯域制御機能がバ
ッファを共用化しているため、共通化効果によって、装
置全体のバッファ量も減らすことが可能となる。 本発明では、出力するバーチャルパスもしくはバーチ
ャルチャンネルを指定する為のカウンタとテーブルによ
り帯域の指定と制御を行う為、単純な構成の回路をバッ
ファ制御に加えるのみで、帯域制御が可能なスイッチを
構成できる。また、このテーブルの内容をあらかじめ最
適になるように決定できれば、効率よく帯域制御を行う
ことが可能となる。 更に、本発明では、帯域の指定はテーブルを用いて行
うので、極めて柔軟に帯域の変更が行える。また、帯域
テーブルを複数持つことで、瞬時に帯域の変更を行うこ
とが可能となる。 本発明における共通バッファスイッチにおいて、バー
チャルパスもしくはバーチャルチャンネルに加えて、付
加情報も用いて分類してリスト構造へ接続することがで
きる。その結果、付加情報を指定したセル出力が可能と
なる。例えば、低速の回線番号も指定すれば、回線番号
が周期的になるようにセルを出力することか可能とな
る。これにより、低速回線への分離部で、セルを低速回
線へ周期的に振り分けることで、分離部でのバッファを
最小にすることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例のブロック図である。第２
図は、従来技術による共通バッファスイッチの一構成例
のブロック図である。第３図は、本発明の実施例におけ
るテーブルの構成例を示した概念図である。第４図は、
本発明の、他の実施例におけるテーブルの構成例を示し
た概念図である。 符号の説明 １……バッファ部 2,2′……バッファ制御部 ３……空きアドレスバッファ（IA BUF） 11……MUX 12……セルバッファ（BFM） 13……DEMUX 21……ルーティングデコーダ（RT DEC） 22-1〜36、22′−１〜36 ……チェイン書込みアドレステーブル （CH WR Table） 23-1〜36、23′−１〜36 ……チェイン書き込みアドレスレジスタ （CH WA） 24……出線カウンタ（OUT CNT） 25……出線デコーダ（OUT DEC） 26-1〜36……帯域カウンタ（BW CNT） 27-1〜36、27′−１〜36 ……帯域テーブル（BW Table） 28-1〜36、28′−１〜36 ……読み出しアドレステーブル （RD ADR Table） 23-1〜36、23-1〜36 ……読み出しアドレスレジスタ （RA） 501-1〜36……入線 502-1〜36……出線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 郷原 忍 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (56)参考文献 特開 平２−121549（ＪＰ，Ａ) 特開 昭63−267041（ＪＰ，Ａ) 特開 平２−1669（ＪＰ，Ａ) 特開 平10−84363（ＪＰ，Ａ) 特開 平10−70535（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】固定長パケットを蓄積するバッファメモリ
    と、前記バッファメモリの空きアドレスに対応した情報
    を蓄積する空アドレスメモリと、前記固定長パケットの
    識別子に基づき前記バッファメモリおよび空アドレスメ
    モリを制御する制御回路とを備え、複数の入力回線から
    の固定長パケットを複数の出力回線の任意の回線に交換
    するパケット交換機の帯域制御方法であって、 空アドレスメモリからの情報に基づく固定長パケットの
    バッファメモリへの蓄積時に、前記空アドレスメモリか
    らの情報を識別子毎に一時蓄積するステップと、 固定長パケットの識別子毎に出力回線に固定長パケット
    を出力する順序を指定するステップと、 上記識別子と順序で前記識別子毎に一時蓄積した情報を
    読み出し、該情報でバッファメモリから固定長パケット
    を読み出すとともに、該情報を空アドレスメモリに戻す
    ステップ とを備えたことを特徴とする帯域制御方法。
  2. 【請求項２】上記固定長パケットの識別子毎に出力回線
    に固定長パケットを出力する順序を指定するステップを
    所定の規則で出力回線を選択するステップと、選択され
    た出力回線における固定長パケットの識別子毎の出力順
    序を指定するステップとで構成したことを特徴とする特
    許請求の範囲第１項記載の帯域制御方法。
  3. 【請求項３】上記固定長パケットの識別子毎に出力回線
    に固定長パケットを出力する順序を指定するステップに
    おいて、出力回線上に異なる識別子を備えた固定長パケ
    ットが逐次出力されるよう設定することを特徴とする特
    許請求の範囲第１項もしくは第２項に記載の帯域制御方
    法。
  4. 【請求項４】上記帯域制御方法は、識別子にバーチャル
    パス識別子もしくはバーチャルチャネル識別子あるいは
    その両者を使用することを特徴とする特許請求の範囲第
    １項乃至第３項いずれかに記載の帯域制御方法。
  5. 【請求項５】固定長パケットを蓄積するバッファメモリ
    と、前記バッファメモリの空きアドレスに対応した情報
    を蓄積する空アドレスメモリと、前記固定長パケットの
    識別子に基づき前記バッファメモリおよび空アドレスメ
    モリの書き込みと読み出しを制御する制御回路とを備
    え、複数の入力回線からの固定長パケットを複数の出力
    回線の任意の回線に交換するパケット交換機の帯域制御
    回路であって、 前記バッファメモリへの固定長パケット書き込みに用い
    る空アドレスメモリからの情報を前記識別子毎に一時蓄
    積するテーブルと、出力する固定長パケットの識別子を
    指定するスケジューラと、前記スケジューラが出力する
    識別子で前記テーブルから読み出した情報を前記バッフ
    ァメモリの読み出しアドレスとして出力するとともに前
    記空アドレスメモリに戻す回路とを備えたことを特徴と
    する帯域制御回路。
  6. 【請求項６】固定長パケットを蓄積するバッファメモリ
    と、前記バッファメモリの空きアドレスに対応した情報
    を蓄積する空アドレスメモリと、前記固定長パケットの
    識別子に基づき前記バッファメモリおよび空アドレスメ
    モリの書き込みと読み出しを制御する制御回路とを備
    え、複数の入力回線からの固定長パケットを複数の出力
    回線の任意の回線に交換するパケット交換機の帯域制御
    回路であって、 前記バッファメモリへの固定長パケット書き込みに用い
    る空アドレスメモリからの情報を前記識別子毎に一時蓄
    積する第１のテーブルと、固定長パケットを出力する回
    線を指定する第１のカウンタと、出力回線に出力する固
    定長パケットの順序を指定する第２のカウンタと、前記
    第２のカウンタ出力から出力回線に出力する固定長パケ
    ットの識別子を指示する第２のテーブルと、前記第２の
    テーブルが出力する識別子で前記第１のテーブルから読
    み出した情報を前記バッファメモリの読み出しアドレス
    として出力するとともに前記空アドレスメモリに戻す回
    路とを備えたことを特徴とする帯域制御回路。
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