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JP2874120B2 - キャパシタ装置 - Google Patents

キャパシタ装置

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JP2874120B2
JP2874120B2 JP3331966A JP33196691A JP2874120B2 JP 2874120 B2 JP2874120 B2 JP 2874120B2 JP 3331966 A JP3331966 A JP 3331966A JP 33196691 A JP33196691 A JP 33196691A JP 2874120 B2 JP2874120 B2 JP 2874120B2
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capacitor
dielectric
conductive
filled
capacitors
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JP3331966A
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ハル・ディー・スミス
ロバート・エフ・マクラナハン
アンドルー・エー・シャピロ
ジョージ・ペルツマン
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EICHI II HOORUDEINGUSU Inc DEII BII EE HYUUZU EREKUTORONIKUSU
Original Assignee
EICHI II HOORUDEINGUSU Inc DEII BII EE HYUUZU EREKUTORONIKUSU
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Publication date
Application filed by EICHI II HOORUDEINGUSU Inc DEII BII EE HYUUZU EREKUTORONIKUSU filed Critical EICHI II HOORUDEINGUSU Inc DEII BII EE HYUUZU EREKUTORONIKUSU
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ハイブリット多層
回路構造、特にそのビア（via ）中に形成されたキャパ
シタを有するハイブリット多層回路構造に関するもので
ある。
【０００２】
【従来の技術】ハイブリット多層回路構造は、またハイ
ブリッドマイクロ回路として知られており、ディスクリ
ートな回路素子の相互接続および集積に用いられるもの
で、一般的に、間に配置された導電トレースを有する複
数の一体に融着された絶縁層（例えばセラミック層）か
ら形成された一体化された多層回路構造として構成され
ている。個々の回路素子（例えば、集積回路）は、通常
他の絶縁層でカバーされていない最上部の絶縁層の上に
取付けられるか、または、絶縁層に設けられたディスク
リートな回路素子のための凹部中に取付けられている。
キャパシタおよび抵抗等の受動部品は個々の回路素子を
支持する層と同じ層上に、例えば厚膜プロセスにより形
成され、または、例えば、同じく厚膜プロセスにより絶
縁層間に形成されている。異なった層上の導電体および
回路部品の相互の電気接続は、絶縁層中に適当に配置、
形成され、導電材料で満たされた導電性ビア（via ）、
すなわち貫通孔によりなされる。この場合、導電材料
は、ビアの上または下に延在する層の表面の所定の導電
トレースに接触している。
【０００３】従来の、キャバシタを形成するための厚膜
プロセスは、誘電体層の１つの上に第１のキャパシタ電
極をスクリーン印刷で形成し、この第１のキャパシタ電
極上にキャパシタ誘電体層を形成し、この誘電体層上に
第２のキャパシタ電極を形成する工程を含んでいる。例
えば、キャパシタ誘電体層は、スクリーン印刷により、
第１のキャパシタ電極上に形成され、また第２のキャパ
シタ電極はスクリーン印刷により、キャパシタ誘電体層
上に形成される。
【０００４】スクリーン印刷されたキャパシタは、その
値を制御することが困難であり、正確なキャパシタンス
を有するキャパシタが要求される場合には、例えばレー
ザまたは研磨トリミングによってトリミングされること
ができるように個々のキャパシタを他の個々の部品と共
に誘電体層上に取付けるか、または表面層上にスクリー
ン印刷されたキャパシタを形成する。正確なキャパシタ
は、米国特許第４、７９２、７７９号明細書に開示され
ているように埋設されているスクリーン印刷されたキャ
パシタの形成およびトリミングによって得ることができ
る。
【０００５】さらに、スクリーン印刷されたキャパシタ
および独立部品のキャパシタには、それらの部品により
占有される基板面積の問題がある。
【０００６】
【発明の解決しようとする課題】それ故、必要な基板ス
ペースが少ない多層ハイブリッド回路用のキャパシタが
必要とされている。
【０００７】また、多層ハイブリッド回路のキャパシタ
には、正確に制御可能な値、並びに、複数のキャパシタ
間の正確に制御可能なキャパシタンス比率が得られるこ
とが望まれている。
【０００８】
【課題を解決するための手段】上記の、および他の要求
は、本発明によるハイブリッド多層回路構造のキャパシ
タ装置によって達成される。本発明は、キャパシタンス
の比率が予め定められた値を有する複数のキャパシタか
らなるレシオドキャパシタを具備している積層された複
数の絶縁層から構成されたハイブリッド多層回路構造の
キャパシタ装置において、隣接する複数の絶縁層の各ビ
ア中のビア充填誘電体と、それらのビア充填誘電体の表
面に接触してキャパシタの電極を構成している導電素子
とにより構成されているビアキャパシタと、２つの絶縁
層間の挟まれている絶縁層のビア中のビア充填誘電体と
それらのビア充填誘電体の表面に接触してキャパシタの
電極を構成している導電素子とにより構成されているビ
アキャパシタと、キャパシタの電極を形成している導電
素子の少なくとも一部のものに接続され、多層回路の外
側まで延在した導電体で充填された導電性ビアとを具備
し、各ビアキャパシタを誘電体とするキャパシタは直列
および並列に接続され、各ビアキャパシタのビア充填誘
電体の厚さはそのビア充填誘電体が形成されている絶縁
層の厚さによって決定され、レシオドキャパシタを構成
する各ビアキャパシタのキャパシタンスの比率は、ビア
充填誘電体のキャパシタ電極に平行な平面における断面
積、ビア充填誘電体材料の誘電定数、キャパシタ電極間
のビア充填誘電体の数および厚さによって決定されるこ
とを特徴とする。
【０００９】
【発明の実施の形態】添付図面を参照に、本発明の実施
形態について説明する。以下の説明および図面において
同じ素子には同じ参照符号が付されている。本発明のビ
アキャパシタ装置は、一体化された多層回路構造中に構
成され、その外部に設けられた種々の別の回路と相互接
続されて利用される。多層回路構造は、複数の絶縁層
（例えば、セラミックで形成される）と、それらの絶縁
層の間に配設された導電トレースと、上記層中に、埋設
された回路素子（例えば、絶縁層の上に形成され、上に
重ねられる絶縁層で覆われた回路素子）およびそれと接
続するために形成された導電性ビアとを備えており、融
着されて一体化された多層構造に形成されている。ディ
スクリート回路素子は、通常一体に組立てられた後にこ
の多層回路構造の外側に取付けられて、電気的に接続さ
れる。
【００１０】図１〜６は、本発明によるキャパシタ装置
のビアキャパシタ装置の構成のいくつかの例Ａ、Ｂ、
Ｃ、Ｄ、Ｅ、Ｆを示している。それらの各ビアキャパシ
タ装置は、それぞれが誘電体領域の両側に取付けられた
２個の導電領域を備えた複数のビアキャパシタを含んで
いる。それらの導電領域は、導電トレースまたはビアを
導電体で充填した導電性ビアによって構成され、また上
記誘電体領域は、ビア充填誘電体で構成され、或いは導
電領域間の絶縁層自体を誘電体として構成されている。
図６は、ビアキャパシタの端子が多層回路構造の外側で
外部回路に接続できるような構造のビアキャパシタ装置
を示している。
【００１１】以下の説明で、ビアキャパシタ装置の種々
の構成要素には、次のような符号が付けられている。導
電トレースには、符号１０ＸＹが付けられており、ビア
充填誘電体には、符号２０ＸＹが付けられており、導電
性ビアには、符号３０ＸＹ、４０ＸＹ、５０ＸＹが付け
られている。ここでＸは、その上にトレース等が形成さ
れる層の番号であり、またＹは、キャパシタ装置Ａ、
Ｂ、Ｃ等のいずれであるかを示している。
【００１２】図１は、キャパシタ装置Ａを示している。
これは、層Ｌ3 に設けられたビア中に形成されたビア充
填誘電体203Aと、このビア充填誘電体203Aの上に設けら
れた導電トレース103Aと、ビア充填誘電体203Aの下に設
けられた導電トレース104Aとを有している。図７は、上
記キャパシタ装置Ａの構成要素を示す分解斜視図であ
り、ビアキャパシタ装置の典型的な構成要素が示されて
いる。
【００１３】ビアキャパシタ装置Ａは、１個のキャパシ
タを形成しており、そのキャパシタの電極はビア充填誘
電体203Aの上および下に設けられた導電トレース103A、
104Aの一部分によって形成され、この導電トレースによ
って他の素子に接続されるように構成されている。ビア
キャパシタ装置Ａの等価回路が図８に示されており、キ
ャパシタの端子が導電トレースと同じ符号で示されてい
る。
【００１４】図２は、キャパシタ装置Ｂを示している。
これは、層Ｌ3 のビア中に形成されたビア充填誘電体20
3Bと、層Ｌ3 の上の絶縁層Ｌ2 のビア中の第１の導電性
ビア302Bと、層Ｌ3 の下の絶縁層Ｌ4 のビア中の第２の
導電性ビア304Bとを有している。このキャパシタ装置Ｂ
はさらに、導電性ビア302Bの上面に接触して設けられた
導電トレース102Bと、導電性ビア304Bの下面に接触して
設けられた導電トレース105Bとを有している。
【００１５】ビアキャパシタ装置Ｂは、１つのキャパシ
タを形成しており、導電トレース102B、105Bに接続され
ている。ビアキャパシタ装置Ｂの等価回路が図９に示さ
れており、このキャパシタの端子は導電トレースと同じ
符号で示されている。
【００１６】図３は積層されたキャパシタ装置Ｃを示し
ている。これは層Ｌ2 のビア中に形成された第１のビア
充填誘電体202Cと、層Ｌ4 のビア中に形成された第２の
ビア充填誘電体204Cとを有している。このキャパシタ装
置Ｃはさらにビア充填誘電体202Cの上に設けられた導電
トレース102Cと、ビア充填誘電体202Cの下に設けられた
導電トレース103Cと、ビア充填誘電体204Cの上に設けら
れた導電トレース104Cと、ビア充填誘電体204Cの下に設
けられた導電トレース105Cとを有している。
【００１７】ビアキャパシタ装置Ｃは、それぞれが適当
な導電トレースに接続できる複数のキャパシタを有して
いる。ビアキャパシタ装置Ｃの等価回路が図１０に示さ
れており、各キャパシタの端子が、それが接続される導
電トレースと同じ符号で示されている。特に、第１キャ
パシタＣ1 はビア充填誘電体202Cにより形成された誘電
体領域を有しており、導電トレース102C、103Cが接続さ
れ、第２キャパシタＣ2 は層Ｌ3 部により形成された誘
電体領域を有しており、導電トレース103C、104Cが接続
され、第３キャパシタＣ3 はビア充填誘電体204Cにより
形成された誘電体領域を有しており、導電トレース104
C、105Cが接続されている。なお、キャパシタＣ1 は、
ビア充填誘電体202Cの上に設けられる導電性ビアを有す
ることができ、それによってキャパシタＣ1 は層Ｌ1 の
頂部で接続することができる。この導電性ビアは、それ
ぞれの要求に応じて、導電トレース102Cに加えて、また
はその代わりに用いられる。
【００１８】導電トレースの適当な接続により、キャパ
シタＣ1 、Ｃ2 、Ｃ3 は、並列或いは直列に接続でき、
またはそれぞれを短絡することができる。例えば、導電
トレース102Cを導電トレース104Cに電気的に接続する
と、キャパシタＣ1 とＣ2 は並列になる。また、導電ト
レース102Cと104Cとを電気的に接続すると共に、導電ト
レース105Cと103Cとを電気的に接続することにより、３
つのキャパシタ全部を並列に接続することができる。さ
らに、導電トレース104Cと105Cとを電気的に接続すると
キャパシタＣ3 は短絡される。なお、後述するようにビ
アキャパシタの端子間の接続は、適当なビアを設けるこ
とによってハイブリッドが組立てられた後で行うことも
できる。
【００１９】図４は、積層されたキャパシタ装置Ｄを示
している。これは、図３のキャパシタ装置Ｃに類似して
いる。但し、キャパシタ装置Ｄは、キャパシタ装置Ｃよ
りも大きいビア充填誘電体を有しており、また層Ｌ3 、
Ｌ4 の絶縁層の領域により形成された誘電体領域を有す
る２個のキャパシタを有している。積層されたキャパシ
タ装置Ｄは、層Ｌ2 およびＬ5 のビア中に形成された第
１、第２のビア充填誘電体202D、205Dと、ビア充填誘電
体202Dの上に設けられた導電トレース102Dと、ビア充填
誘電体202Dの下に設けられた導電トレース103Dと、層Ｌ
3 とＬ4 の間の導電トレース104Dと、ビア充填誘電体20
5Dの上に設けられた導電トレース105Dと、ビア充填誘電
体205Dの下に設けられた導電トレース106Dとを有してい
る。
【００２０】ビアキャパシタ装置Ｄは、それぞれが適当
な導電トレースに接続し得る複数のキャパシタを有して
いる。ビアキャパシタ装置Ｄの等価回路が、図１１に示
されており、各キャパシタの端子はそれが接続される導
電トレースと同じ符号で示されている。第１のキャパシ
タＤ1 は、ビア充填誘電体202Dにより形成された誘電体
領域を有しており、導電トレース102D、103Dが接続され
ている。第２キャパシタＤ2 は、層Ｌ3 の一部分により
形成された誘電体領域を有しており、導電トレース103
D、104Dが接続されている。第３キャパシタＤ3 は、層
Ｌ4 の一部分により形成された誘電体領域を有してお
り、導電トレース104D、105Dが接続されている。第４キ
ャパシタＤ4 はビア充填誘電体205Dにより形成された誘
電体領域を有しており、導電トレース105D、106Dが接続
されている。
【００２１】図４に示すキャパシタ装置Ｄでは、キャパ
シタＤ1 、Ｄ2 、Ｄ3 、Ｄ4 は、並列或いは直列に接続
でき、また必要によりそれぞれ短絡することができる。
図５は、別の積層されたキャパシタ装置Ｅを示す。これ
は、軸方向に整列して隣接した層Ｌ2 、Ｌ3 、Ｌ4 に形
成されたビア中の上側のビア充填誘電体202E、203E、20
4Eと、隣接した絶縁層Ｌ6 、Ｌ7 、Ｌ8 、Ｌ9 に形成さ
れたビア中の、下側のビア充填誘電体206E、207E、208
E、209Eとを有している。キャパシタ装置Ｅはさらに、
各ビア充填誘電体の上および／または下に、導電トレー
ス102E乃至110Eを有している。
【００２２】ビアキャパシタ装置Ｅは、導電トレース10
2E〜110Eによって接続される複数のキャパシタを有して
いる。ビアキャパシタ装置Ｅの等価回路は、キャパシタ
装置Ｄのものとキャパシタが８個である点を除いて類似
している。他のキャパシタ装置と同様に、キャパシタ装
置Ｅのキャパシタは並列或いは直列に接続でき、または
それぞれを選択的に短絡することができる図６は、さら
に別の積層キャパシタ装置Ｆを示す。これは、導電性ビ
ア構造を有しており、それによってビアキャパシタは多
層回路構造の外側の回路に電気接続されることができ
る。キャパシタ装置Ｆは、層Ｌ2 のビア中に形成された
第１のビア充填誘電体202Fと、層Ｌ3 のビア中に形成さ
れた第２のビア充填誘電体203Fとを有している。導電性
ビア301Fが、ビア充填誘電体202Fの上に設けられ、外部
との電気接続をするために多層回路構造の外側まで延び
ている。導電トレース103Fがビア充填誘電体202Fの下側
とビア充填誘電体203Fの上側との間に設けられており、
また導電トレース104Fがビア充填誘電体203Fの下に設け
られている。
【００２３】標準的な導電性ビア401F、402F、403Fが導
電トレース104Fに接続されている。そして、導電トレー
スを外部に接続するために導電性ビア401Fの頂部は多層
回路構造の外側に位置している。導電トレース103 F
は、外部に接続するために標準的な導電性ビア501F、50
2 F によって導かれ、導電性ビア501Fの頂部は多層回路
構造の外側に位置している。
【００２４】ビアキャパシタ装置Ｆの等価回路は図１２
に示されており、キャパシタの端子は多層回路構造の外
側まで延在している導電性ビアと同じ符号で示されてい
る。導電性ビア401Fと導電性ビア301Fとの間の接続は、
例えばワイヤボンディングを使用して行われ、それによ
ってキャパシタＦ1 とＦ2 は並列に接続される。また導
電性ビア301Fを導電性ビア501Fに接続することにより、
キャパシタＦ1 を短絡することができる。
【００２５】図５に示されるキャパシタ装置Ｅのような
積層されたキャパシタ装置では、外部接続のために選択
された埋設導電トレースに対する軸方向に整列した導電
性ビアを、ビアキャパシタに接続することもできる。こ
の場合、各トレースに対する導電性ビアはトレースから
上方に最上部の層Ｌ1 を通って延びている。そのような
ビア構造の１例では、整列した各ビアが、キャパシタ装
置の整列したビア充填誘電体の軸を中心として円形パタ
ーンに沿って配置されている。この場合、各導電性ビア
構造は、下方に向かい他の層まで延びている。
【００２６】多層回路構造の電気的特性および熱的影響
に応じて、本発明による積層キャパシタは、軸方向に整
列したり、２つの隣接する層のビア充填誘電体が軸方向
に整列しないようにずらされたりすることができる。
【００２７】また、本発明による、横方向に離れたビア
キャパシタ装置は、多層回路構造の外側で外部接続によ
って相互に接続することもできる。また、その接続は多
層回路構造の一部として形成された最上層の表面に設け
られている導電トレースを選択的に切断することによっ
て行うこともできる、例えば、複数のビアキャパシタが
多層回路構造の外側の導電トレースにより並列に接続す
ることができ、また選択されたキャパシタを回路から除
去することもできる。これは対応する導電トレースを例
えばレーザ切断または研磨により切断することによって
行われる。
【００２８】今まで、隣接する層のビア充填誘電体がそ
の間に介在する導電トレースにより分離されているビア
キャパシタ装置について説明した。しかし、本発明によ
るビアキャパシタ装置は、導電トレースが介在しない複
数の軸方向に整列した隣接するビア充填誘電体を含むこ
とができることも認識すべきである。導電トレースは必
要により、所望のキャパシタンス値を得るために設けら
れ、また相互接続も可能である。
【００２９】ビアキャパシタ装置中のビアキャパシタの
キャパシタンスの値は、次の要素により制御される。
（ａ）キャパシタ電極に平行な方向におけるビア充填誘
電体の断面積、（ｂ）ビア充填誘電体材料の電気的特性
（誘電定数）、（ｃ）キャパシタの電極である導電素子
（すなわち、導電トレースまたはビア充填導電体）間の
ビア充填誘電体の数および厚さ。ここで、ビア充填誘電
体の厚さは、その中にビア充填誘電体が形成される絶縁
層の厚さにより決定される。
【００３０】本発明は、レシオド（ratioed ）キャパシ
タ、すなわち、複数のキャパシタの値の相互間の比が予
め決められているキャパシタを含むキャパシタ装置を提
供する。本発明のビアキャパシタではそのキャパシタン
スの値が上記のように与えられるから、ビア充填誘電体
のビアの直径の変更、または誘電定数の異なったビア充
填誘電体の使用により簡単に得られる。例えば、２つの
ビアキャパシタのビア充填誘電体材料およびビア充填誘
電体の厚さが同じであればそれらのビアキャパシタのビ
ア充填誘電体の面積を２：１にすれば正確に２：１のキ
ャパシタンス比のレシオドキャパシタを簡単に得ること
ができる。
【００３１】本発明のビアキャパシタは、ハイブリッド
組立て後にチューニングにも利用できる。特に、ハイブ
リッドと一緒に使用されるＲＦ回路での要求に応じて、
接続または短絡されてキャパシタンスを変化させること
ができる。
【００３２】導電性ビアは、従来接続に用いられている
標準的なビア充填導電材料を使用することができる。ま
た、ビア充填誘電体材料として利用できる市販の材料
は、例えば、レメックス（Remex)7210、ＥＳＬ4113、お
よびデュポン8289等である。
【００３３】本発明のキャパシタ装置は、例えば、198
3、ＩＳＨＭ プロシーディグ、593〜 598頁に開示され
ている低温処理法；1986、ＩＳＨＭ プロシーディグ、
461〜 472頁に開示されている低温処理法；および198
6、ＩＳＨＭプロシーディグ、268 〜 271頁に開示され
ている低温処理法等により製造することができる。
【００３４】低温処理法では、ビアは、厚いグリーンフ
ィルムテープにおける所望の多層回路の所望の形状によ
り決められる位置に複数個形成される。ビアは、例えば
スクリーン印刷技術を使用して適当な導電材料および誘
電材料で満たされる。導電トレース用の導電金属が、そ
れぞれのテープ層の上に、ビアキャパシタの形状等に応
じて、例えばスクリーン印刷技術を使用して付着され、
また、受動部品形成用の材料が、テープ層の上に付着さ
れる。テープ層は、１２００℃以下（典型的には８５０
℃）の温度で所定時間加熱され、グリーンセラミックテ
ープに含まれている有機質を除去して、固体セラミック
基板を形成する。
【００３５】以上、多層ハイブリット回路用の、ビアを
利用したビアキャパシタ装置について説明した。これ
は、回路の詰込み密度を上げることができ、正確な比率
のレシオドキャパシタを簡単に得ることができる。本発
明のビアキャパシタ装置は、さらにハイブリット組立後
にキャパシタ回路の接続を変更することができる。以
上、本発明の特定の実施形態を参照に説明したが、本発
明の技術的範囲から逸脱することなく、当業者は種々の
変形変更が可能である。
【図面の簡単な説明】
【図１】本発明のビアキャパシタ装置の一実施例の断面
図。
【図２】本発明のビアキャパシタ装置の一実施例の断面
図。
【図３】本発明のビアキャパシタ装置の一実施例の断面
図。
【図４】本発明のビアキャパシタ装置の一実施例の断面
図。
【図５】本発明のビアキャパシタ装置の一実施例の断面
図。
【図６】本発明のビアキャパシタ装置の一実施例の断面
図。
【図７】図１のキャパシタ装置の部分的拡大図。
【図８】図１のキャパシタ装置の等価回路図。
【図９】図２のキャパシタ装置の等価回路図。
【図１０】図３のキャパシタ装置の等価回路図。
【図１１】図４のキャパシタ装置の等価回路図。
【図１２】図６のキャパシタ装置の等価回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・エフ・マクラナハン アメリカ合衆国、カリフォルニア州 91355、バレンシア、ノース・セコイ ア・グレン27781 (72)発明者 アンドルー・エー・シャピロ アメリカ合衆国、カリフォルニア州 92669、オレンジ、クリークサイド・ア ベニュー5744 − ５ (72)発明者 ジョージ・ペルツマン アメリカ合衆国、カリフォルニア州 90245、エル・セグンド、マッカースィ ー 436 (56)参考文献 特開 平２−239697（ＪＰ，Ａ) 特開 昭64−64394（ＪＰ，Ａ) 特開 昭61−288498（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 1/16 H05K 3/46 H01L 27/04 H01G 4/06

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 キャパシタンスの比率が予め定められた
    値を有する複数のキャパシタからなるレシオドキャパシ
    タを具備している積層された複数の絶縁層から構成され
    たハイブリッド多層回路のキャパシタ装置において、 隣接する複数の絶縁層の各ビア中のビア充填誘電体と、
    それらの各絶縁層のビア充填誘電体のそれぞれの上下の
    表面に接触してキャパシタの電極を構成している導電素
    子とにより構成されているビアキャパシタと、 ２つの絶縁層間の挟まれている１以上の絶縁層のビア中
    のビア充填誘電体とこの１以上の絶縁層のビア中のビア
    充填誘電体の上下の表面に接触してキャパシタの電極を
    構成している導電素子とにより構成されているビアキャ
    パシタと、 前記キャパシタの電極を形成している導電素子少なくと
    も一部のものに接続され、多層回路の外側まで延在する
    導電体で充填された導電性ビアとを具備し、 前記各ビアキャパシタは直列または並列に接続され、 各ビアキャパシタのビア充填誘電体の厚さはそのビア充
    填誘電体が形成されている絶縁層の厚さによって決定さ
    れ、レシオドキャパシタを構成する各ビアキャパシタの
    キャパシタンスの比率は、ビア充填誘電体のキャパシタ
    電極に平行な平面における断面積、ビア充填誘電体材料
    の誘電定数、キャパシタ電極間のビア充填誘電体の数お
    よび厚さによって決定されることを特徴とする多層キャ
    パシタ装置。
  2. 【請求項２】 キャパシタンスの比率が予め定められた
    値を有する複数のキャパシタからなるレシオドキャパシ
    タを具備している積層された複数の絶縁層から構成され
    たハイブリッド多層回路のキャパシタ装置において、 隣接する複数の絶縁層に形成された、軸方向に整列して
    いる複数のビア中のビア充填誘電体と、 前記軸方向に整列したビア充填誘電体の最上部のものの
    上面に接触して設けられた導電体で充填されたビアより
    なる上部の導電性ビアと、 前記軸方向に整列したビア充填誘電体の最下部のものの
    下面に接触して設けられた導電体で充填されたビアより
    なる下部の導電性ビアと、 軸方向に整列したビア充填誘電体の少なくとも１組の隣
    接したビア充填誘電体間に配置され、両側のビア充填誘
    電体表面に接触してキャパシタの電極を構成している導
    電トレースとを具備し、 前記ビア充填誘電体を誘電体とし、それに接触する前記
    導電性ビアまたは前記導電トレースを電極としてレシオ
    ドキャパシタの複数のビアキャパシタが形成されてお
    り、 それらのビアキャパシタは直列または並列に接続され、 前記上部の導電性ビアは多層回路の外側まで延在してそ
    の上部に外部回路が接続可能に構成され、 各ビアキャパシタのビア充填誘電体の厚さはそのビア充
    填誘電体が形成されている絶縁層の厚さによって決定さ
    れ、レシオドキャパシタの各ビアキャパシタのキャパシ
    タンスの比率は、ビア充填誘電体のキャパシタ電極に平
    行な平面における断面積、ビア充填誘電体材料の誘電定
    数、キャパシタ電極間のビア充填誘電体の数および厚さ
    によって決定されることを特徴とする多層キャパシタ装
    置。
  3. 【請求項３】 キャパシタンスの比率が予め定められた
    値を有する複数のキャパシタからなるレシオドキャパシ
    タを具備している積層された複数の絶縁層から構成され
    たハイブリッド多層回路のキャパシタ装置において、 前記多層回路の絶縁層に形成されたビア中にそれぞれ形
    成されている複数のビア充填誘電体と、それらのビア充
    填誘電体の表面に接触してキャパシタの電極を構成して
    いる導電素子とにより構成されているビアキャパシタ
    と、 前記キャパシタの電極を構成している導電素子の選択さ
    れたものを外部に接続するためにそれら選択された導電
    素子にそれぞれ電気的に接続された複数の導電性ビアと
    を具備し、それによって前記ビアキャパシタは所定の接
    続または短絡が可能にされ、前 記導電性ビアは多層回路の外側まで延在してその上部
    に外部回路が接続可能に構成され、 各ビアキャパシタのビア充填誘電体の厚さはそのビア充
    填誘電体が形成されている絶縁層の厚さによって決定さ
    れ、レシオドキャパシタの各ビアキャパシタのキャパシ
    タンスの比率は、ビア充填誘電体のキャパシタ電極に平
    行な平面における断面積、ビア充填誘電体材料の誘電定
    数、キャパシタ電極間のビア充填誘電体の数および厚さ
    によって決定されることを特徴とする多層キャパシタ装
    置。
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