JP2848370B2 - 通信回線監視装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、Ｂ−ＩＳＤＮ
（Broadband aspects of Integrated Services Digital
Network）等の高速通信回線に接続してオンラインモニ
タ内容を連続記録する通信回線監視装置に係り、特にＡ
ＴＭ（Asynchronous Transfer Mode；非同期転送モー
ド）上位レイヤのプロトコル単位毎にＤＭＡ転送を用い
て記録動作や参照動作が可能な通信回線監視装置に関す
る。

【０００２】

【従来の技術】公衆ネットワーク上のＡＴＭ回線のプロ
トコルの診断や解析においては、ＡＴＭ回線上を通過す
るセル単位でのオンライン記録に、より上位のレイヤで
あるＡＴＭアダプテーションレイヤ（ＡＡＬレイヤ）単
位、すなわちプロトコル・データ・ユニット（ＰＤＵ）
単位によるオンライン記録が行われる場合がある。この
ＡＴＭ回線に用いられるプロトコル・アーキテクチャは
階層化プロトコルであり、下位から順に物理レイヤ、Ａ
ＴＭレイヤ、ＡＡＬレイヤ、及び上位レイヤに分類され
ている。一般に、被測定回線より取得したセルから、Ａ
ＡＬレイヤのフレームフォーマット（ＰＤＵ）を組立、
再生する操作はＰＤＵフレーム組立回路にて行ってい
る。この組立回路は、一般に市販の通信用ＬＳＩ等で実
現される。

【０００３】ＡＡＬレイヤのＰＤＵ組立は、ＰＤＵフレ
ーム組立回路の周辺に設けられたワーク用のメモリであ
る１次バッファメモリを使用してなされ、オンライン記
録中にはこの１次バッファメモリ上にて複数個のＰＤＵ
フレームを同時に組み立てることが可能である。また、
１次バッファメモリは上述したように次の新たなＰＤＵ
フレーム組立に用いられるために、ＰＤＵフレームの記
録取りこぼしを最小限にする必要から、ＰＤＵフレーム
組立回路にて１次バッファメモリ上に組み立てられた各
ＰＤＵフレームを完成した順にできるだけ早期に記録領
域である２次バッファメモリに転送して記録していく必
要がある。

【０００４】このため、ＰＤＵフレーム組立回路によっ
て１次バッファメモリに組み立てられたＡＡＬのＰＤＵ
フレームを、１つのＰＤＵフレームが仕上がる毎に２次
バッファメモリに順次転送する必要がある。以上のよう
に通信回線監視装置が、被測定回線から得たデータを、
モニタしながらメモリ等の記憶媒体に連続記録していく
動作をオンラインモニタ記録という。オンラインモニタ
記録中はＰＤＵフレームの組立が完了して転送先の２次
バッファメモリへ記録するための要求、すなわちＰＤＵ
フレーム書き込み要求はモニタ回線の状態に依存してラ
ンダムに発生するため、記録転送先の２次バッファメモ
リは通常は書き込み専用にして使用される。

【０００５】

【発明が解決しようとする課題】ところで、オンライン
モニタ記録実行中のリアルタイムのＰＤＵフレーム情報
の内容は、受信したセルを組み立て終わって初めてわか
るため、ＰＤＵフレーム情報の内容を知りたいときには
組み立てられた後のＰＤＵフレームが唯一の情報源であ
る。このＰＤＵフレームは、組み立ての際に用いられる
１次バッファメモリ又は転送先となっている２次バッフ
ァメモリ内にのみ存在している。

【０００６】従って、もしもＰＤＵフレームのオンライ
ン記録と並行して、組み立てられたＰＤＵフレームを用
いて解析や表示などの動作をリアルタイムに行おうとす
ると、上記オンライン記録の合間をみて１次バッファメ
モリ又は２次バッファメモリから何らかの手段でＰＤＵ
フレームを読み出す必要がある。

【０００７】この場合、２次バッファメモリへのＰＤＵ
フレーム転送に割ける時間配分が相対的に削られるた
め、記録効率が著しく低下し、ＰＤＵフレームの記録取
りこぼしの危険性が大きくなるという問題があった。ま
た、同一のメモリ資源に対し、ＤＭＡ転送記録によっ
て、書き込みとデータ取得のための読み出しとを時間で
区切って使用すると競合制御のためのアルゴリズムや制
御回路が複雑になってしまうという問題があった。

【０００８】本発明は、上記事情に鑑みてなされたもの
であり、オンライン記録の転送効率を大幅に低下させる
ことなく、ＰＤＵフレームの記録動作と並行してオンラ
イン記録目的以外に使用できるＰＤＵフレームをオンラ
インモニタ記録中に取得できるようにした通信回線監視
装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上述の課題を解決するた
め、本発明は、少なくとも物理レイヤと、該物理レイヤ
より上位に位置する少なくとも１つの上位レイヤとを有
するプロトコル・アーキテクチャが用いられた通信が行
われる通信回線を監視する装置であって、前記通信回線
から前記物理レイヤのセルを抽出する抽出手段と、前記
抽出手段で抽出されたセルを、前記少なくとも１つの上
位レイヤのデータ形式に適合したユニットに組み立てる
組立手段と、前記組立手段で組み立てられたユニットを
記録する第１の記憶手段と、前記組立手段で組み立てら
れたユニットを記録する第２の記憶手段とを具備するこ
とを特徴とする。また、本発明は、前記組立手段で組み
立てられたユニットを一時的に記憶するとともに、組立
中のユニットを一時的に記憶する記憶装置を具備するこ
とを特徴とする。また、本発明は、前記記憶装置に記憶
された組み立てられたユニットを前記第１の記憶手段及
び前記第２の記憶手段へ転送する転送手段を具備するこ
とを特徴とする。また、本発明は、前記転送手段に対し
て前記ユニットを前記第１の記憶手段へ転送するか否
か、及び前記第２の記憶手段へ転送するか否かを制御す
る第１の制御手段を具備することを特徴とする。また、
本発明は、前記第２の記憶手段を制御して、前記ユニッ
トを読み出す第２の制御手段を具備することを特徴とす
る。また、本発明は、前記記憶装置から前記第２の記憶
手段へ前記ユニットが転送される場合は前記第２の制御
手段の前記ユニットの読み出しを一時的に中断させる競
合回避手段を具備することを特徴とする。また、本発明
は、前記第１の制御手段は、前記組立手段が前記記憶装
置に組み立てたユニットを記憶させる場合には、前記転
送手段の動作を一時的に中断させることを特徴とする。

【００１０】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本発明の一実施形
態による通信回線監視装置の構成を示すブロック図であ
る。図１において、セル抽出回路１０は監視対象である
回線からセル及びクロックを抽出するために用いられる
ものであり、セルデータバス１０ａを介してＰＤＵフレ
ーム組立回路１２と接続され、抽出したセルをＰＤＵフ
レーム組立回路１２へ出力する。このセル抽出回路１０
は市販のフレーマー機能を有するＩＣ（Integrated Cir
cuit）で実現される。このセル抽出回路１０は１つのセ
ルを受信する度に、セルを構成するデータをセルデータ
バス１０ａを介してＰＤＵフレーム組立回路１２へ出力
する。上記セルは、５３バイトのデータ長であり、大別
すると５バイトのヘッダ情報と４８バイトのペイロード
情報とから構成される。ヘッダ情報はポインタ等の情報
やＨＥＣ（Header Error Control）情報が含まれ、ペイ
ロード情報は純粋なデータが含まれる。

【００１１】上記ＰＤＵフレーム組立回路１２は、セル
データバス１０ａから送られてくる各受信セルのヘッダ
情報の内容を判別し、上位レイヤ・プロトコルであるＡ
ＴＭアダプテーション・レイヤ（ＡＡＬ）プロトコル・
データ・ユニット（ＰＤＵ）の形式へ組み立てる機能を
有する。本実施形態ではＰＤＵフレーム組立回路１２は
市販の通信用ＬＳＩにより実現している。ＰＤＵフレー
ム組立回路１２はペイロードデータバス１２ａ、１次バ
ッファ書き込みアドレス信号線１２ｂ、１次バッファア
クセス信号線１２ｃ、及び転送要求信号線１２ｄを介し
て、後述する１次バッファメモリ１４、セレクタ２８、
ＤＭＡ転送制御回路２０、及び第一ＣＰＵ２４とそれぞ
れ接続されている。

【００１２】１次バッファメモリ１４は、ＰＤＵフレー
ム組立回路１２の作業用メモリであり、オンラインモニ
タ記録中はＰＤＵフレーム組立回路１２がペイロードデ
ータバス１２ａを介してこの１次バッファメモリ１４と
ペイロード情報の授受を行ってＰＤＵフレームの組み立
て作業を行う。オンラインモニタ記録中においては、通
常、１次バッファメモリ１４には、組み立て途上のＰＤ
Ｕフレームのデータが１つまたは複数個同時に格納され
る。

【００１３】上記１次バッファメモリ１４は転送データ
バス１４ａを介して２次バッファメモリ１６及び３次バ
ッファメモリ１８と接続されており、２次バッファメモ
リ１６及び３次バッファメモリ１８のデータ転送元とし
て機能する。２次バッファメモリ１６及び３次バッファ
メモリ１８へのデータ転送は同一のタイミングで行われ
る。２次バッファメモリ１６は、ＰＤＵフレームのデー
タを記録するためのオンライン記録用メモリであり、オ
ンライン記録中は書き込み専用に設定される。また、上
記３次バッファメモリ１８は、２次バッファメモリ１６
と同様に、ＰＤＵフレームのデータを記録するメモリで
あるが、オンライン記録中でも記録及び読み出しが行わ
れる。

【００１４】ＤＭＡ転送制御回路２０は、１次バッファ
メモリ１４を転送元として第一の転送先である２次バッ
ファメモリ１６及び第二の転送先である３次バッファメ
モリ１８へＰＤＵフレームのデータのＤＭＡ転送制御を
行う。つまり、ＤＭＡ転送制御回路２０は、転送先アド
レスバス２０ａ，セレクタ２８を介して、転送元である
１次バッファメモリ１４をアクセスし、転送するデータ
を読み出すための転送元アドレスバス信号を得る。ま
た、転送先アドレスバス２０ｂ及び転送先アドレスバス
２０ｃ，セレクタ３０を介して第一又は第二の転送先で
ある２次バッファメモリ１６及び３次バッファメモリ１
８をそれぞれアクセスし、それぞれに転送データを書き
込むための転送先アドレスバス信号を出力する。また、
３次バッファアクセス信号線２０ｄを介して後述するセ
レクタ３０及びアービタ装置２２と接続され、転送終了
割込信号線２０ｅを介して第一ＣＰＵ２４と接続されて
いる。

【００１５】アービタ装置２２はリード要求信号線２２
ａ，ウェイト信号線２２ｂを介して後述する第二ＣＰＵ
２６と接続され、３次バッファアクセス信号線２０ｄを
介して出力される３次バッファメモリ１８がアクセス中
である旨を示す信号に基づいて、１次バッファメモリ１
４から３次バッファメモリ１８へのＤＭＡ転送によるＰ
ＤＵデータ書き込みと、第二ＣＰＵ２６による３次バッ
ファメモリ１８からのＰＤＵデータ読み出しとの競合を
回避するものである。

【００１６】第二ＣＰＵ２６は第二ＣＰＵデータバス２
６ａ及び第二ＣＰＵアドレスバス２６ｂを介して、３次
バッファメモリ１８及びセレクタ３０とそれぞれ接続さ
れ、オンライン記録中に３次バッファメモリ１８に転送
されたＰＤＵフレームデータの読み出しを制御する装置
である。この第二ＣＰＵ２６によって３次バッファメモ
リ１８から読み出されたＰＤＵフレームデータは、回線
状況の解析や表示に用いられる。

【００１７】第一ＣＰＵ２４は第一ＣＰＵデータバス２
４ａ及び第一ＣＰＵアドレスバス２４ｂを介してＰＤＵ
フレーム回路１２及びＤＭＡ転送制御回路２０と接続さ
れ、ＰＤＵフレーム組立回路１２及びＤＭＡ転送制御回
路２０を制御してデータの転送制御を行う。この第一Ｃ
ＰＵ２４は、ＰＤＵフレームデータの転送先である２次
バッファメモリ１６及び３次バッファメモリ１８のデー
タ書き込み位置（以下、ポインタと称する）を記憶する
レジスタを有しており、ＰＤＵフレームデータを転送し
た際には、このポインタを更新する機能を有する。

【００１８】また、図示は省略しているが、１次バッフ
ァメモリ１４から２次バッファメモリ１６及び３次バッ
ファメモリ１８の何れか、又は両方にＰＤＵフレームデ
ータを転送するか否かを選択する選択スイッチが備えら
れており、操作者の操作内容に応じた情報が第一ＣＰＵ
２４及び第二ＣＰＵ２６へ入力される。

【００１９】セレクタ２８は１次バッファ書き込みアド
レス信号線１２ａ及び転送先アドレスバス２０ａを介し
てそれぞれＰＤＵフレーム組立回路１２及びＤＭＡ転送
制御回路２０と接続されている。このセレクタ２８はＰ
ＤＵフレーム組立回路１２から１次バッファアクセス信
号線１２ｃを介して送出される１次バッファアクセス中
信号に応じて、１次バッファメモリ１４に１次バッファ
書き込みアドレス信号線１２ｂ及び転送元アドレスバス
２０ａの何れか一方を接続する。つまり、ＰＤＵフレー
ム組立回路１２から１次バッファアクセス中信号が出力
されている場合には１次バッファ書き込みアドレス信号
線１２ｂを１次バッファメモリ１４に接続し、１次バッ
ファアクセス中信号が出力されていない場合には転送元
アドレスバス２０ａを１次バッファメモリ１４に接続す
る。

【００２０】セレクタ３０は転送先アドレスバス２０ｃ
及び第二ＣＰＵアドレスバス２６ｂを介してそれぞれＤ
ＭＡ転送制御回路２０及び第二ＣＰＵ２６と接続されて
いる。セレクタ３０はＤＭＡ転送制御回路２０から３次
バッファアクセス信号線２０ｄを介して送出される３次
バッファアクセス中信号に応じて、３次バッファメモリ
１８に転送先アドレスバス２０ｃ及び第二ＣＰＵアドレ
スバス２６ｂの何れか一方を接続する。つまり、ＤＭＡ
転送制御回路２０から３次バッファアクセス中信号が出
力されている場合には転送先アドレスバス２０ｃを３次
バッファメモリ１８に接続し、３次バッファアクセス中
信号が出力されていない場合には第二ＣＰＵアドレスバ
ス２６ｂを３次バッファメモリ１８に接続する。

【００２１】以上、本発明の一実施形態による通信回線
監視装置の構成を説明したが、次に図２を参照してＤＭ
Ａ制御回路の一構成例について説明する。図２は図１中
に示されたＤＭＡ転送制御回路２０の一構成例を示すブ
ロック図であり、図１中に示された箇所と同一のものに
は同一の符号が付してある。図２に示されたＤＭＡ転送
制御回路２０は図中端子ＳＣから入力される単一のシス
テムクロックにて転送動作を行う。

【００２２】図２において、５０は第一ＣＰＵアドレス
バス２４ｂに接続されたアドレスデコーダであり、第一
ＣＰＵ２４から送出されるアドレスデータ（ＤＭＡ転送
制御回路２０の入力ポートを選択したり、ＤＭＡ転送制
御回路２０をリセットしたりするデータ）をデコードし
て出力線５０ａ〜５０ｆへ出力する。このアドレスデコ
ーダ５０のクロック端にはシステムクロックが入力さ
れ、このシステムクロックに同期して動作を行う。

【００２３】５０ａ〜５０ｅはレジスタであり、各々が
クロック端及びデータ入力端を有する。レジスタ５２ａ
〜５２ｅのクロック端にはアドレスデコーダ５０の出力
線５０ａ〜５０ｅがそれぞれ接続されており、各々のデ
ータ入力端には第一ＣＰＵデータバス２４ａが接続され
ている。また、レジスタ５２ｅはリセット入力端を有
し、アドレスデコーダ５０の出力線５０ｆが接続されて
いる。

【００２４】レジスタ５０ａは転送元である１次バッフ
ァメモリ１４（図１参照）の読み出し開始アドレスが書
き込まれるレジスタであり、レジスタ５０ｂは第一の転
送先である２次バッファメモリ１６（図１参照）の開始
アドレスが書き込まれるレジスタであり、レジスタ５０
ｃは第二の転送先である３次バッファメモリ１８（図１
参照）の開始アドレスが書き込まれるレジスタであり、
レジスタ５０ｄは転送ワード数カウントが書き込まれる
レジスタであり、レジスタ５０ｅはデータの転送を行う
か否か等を示すＤＭＡ転送命令コードが書き込まれる転
送コントロール用のレジスタである。

【００２５】レジスタ５２ｅの２つの出力端Ｑ１，Ｑ２
には、Ｄフリップフロップ６６，６８のＤ入力端がそれ
ぞれ接続されている。また、Ｄフリップフロップ６６，
６８のクロック入力端にはシステムクロックが入力さ
れ、このシステムクロックに同期して各々のＤフリップ
フロップは動作する。Ｄフリップフロップ６６，６８の
リセット入力端にはアドレスデコーダ５０の出力線５０
ｆが接続されている。

【００２６】５４ａ〜５４ｄはカウンタであり、各々デ
ータ入力端、クロック端、イネーブル端ＥＮ、及びロー
ド信号入力端ＬＤ（ロード信号入力端ＬＤは反転入力端
である）を有する。各々のレジスタ５４ａ〜５４ｄのロ
ード信号入力端ＬＤにはアドレスデコーダ５０の出力線
５０ｅが接続され、クロック端にはシステムクロックが
入力される。また、カウンタ５４ａ〜５４ｄのデータ入
力端には、それぞれレジスタ５２ａ〜５２ｄのデータ出
力端が接続されており、初期値をレジスタ５２ａ〜５２
ｄから読み込む。

【００２７】カウンタ５４ａ〜５４ｃはレジスタ５２ａ
〜５２ｃから初期値をそれぞれ読み込み、カウンタ５４
ａは１次バッファメモリ１４のアクセス用のアドレスを
生成し、カウンタ５４ｂは２次バッファメモリ１６のア
クセス用のアドレスを生成し、カウンタ５４ｃは３次バ
ッファメモリ１８のアクセス用のアドレスを生成する。
また、カウンタ５４ｄは１回に転送するデータのワード
総数をレジスタ５２ｄから読み込み、１ワード転送する
度にデクリメントを行う。

【００２８】カウンタ５４ａの出力端は転送元アドレス
バス２０ａに接続され、カウンタ５４ｂ，５４ｃは後述
するＤフリップフロップ群７５，７６を介して転送先ア
ドレスバス２０ｂ及び転送先アドレスバス２０ｃにそれ
ぞれ接続されている。また、カウンタ５４ｄの出力端は
比較器５６に接続されている。この比較器５６は、カウ
ンタ５４ｄのカウント値をモニタし、カウンタ５４ｄの
出力ビットの全てが「０」であるか否かを判定し、出力
端Ａ又は出力端Ｂから出力する。カウンタ５４ｄの出力
ビット全てが「０」である場合、出力端Ａへの出力値を
「１」及び出力端Ｂへの出力値を「０」とし、否である
場合には出力端Ａへの出力値を「０」及び出力端Ｂへの
出力値を「１」とする。

【００２９】比較器５６の出力端Ａには割り込み発生回
路５８が接続されている。この割り込み発生回路はＤフ
リップフロップによって実現される。つまり、割り込み
発生回路５８のＤ入力端のレベルを常時「１」に設定
し、比較器５６の出力端Ａを割り込み発生回路５８のク
ロック端に接続することで、比較器５６の出力端Ａのレ
ベルの立ち上がり時に、割り込み発生回路５８の出力端
Ｑから割り込み信号が出力される。この出力端ＱはＮＯ
Ｔ回路６０を介して転送終了割込信号線２０ｅに接続さ
れている。また、割り込み発生回路５８のリセット入力
端にはアドレスデコーダ５０の出力端５０ｆが接続され
ている。

【００３０】また、レジスタ５４ａ〜５４ｄのイネーブ
ル端ＥＮにはＡＮＤ回路６２ａ〜６２ｄ（これらＡＮＤ
回路６２ａ〜６２ｄの一方の入力端はＮＯＴ入力端）の
出力端が接続されている。これらＡＮＤ回路６２ａ〜６
２ｄの一方の入力端（ＮＯＴ入力端）には１次バッファ
アクセス信号線１２ｃが接続されている。ＡＮＤ回路６
２ａの他方の入力端には比較器５６の出力端Ｂが接続さ
れている。ＡＮＤ回路６２ｂ〜６２ｄの他方の入力端に
は、それぞれＡＮＤ回路６４ａ，６４ｂ、ＯＲ回路６５
の出力端が接続されている。

【００３１】ＡＮＤ回路６４ａの２つの入力端には比較
器５６の出力端Ｂから出力される信号と、レジスタ５２
ｅの出力端Ｑ１に接続されたＤフリップフロップ６６か
ら出力される信号とがそれぞれ入力される。ＡＮＤ回路
６４ｂの２つの入力端には比較器５６の出力端Ｂから出
力される信号と、レジスタ５２ｅの出力端Ｑ２に接続さ
れたＤフリップフロップ６８から出力される信号とがそ
れぞれ入力される。ＯＲ回路６５の２つの入力端には、
上述したＤフリップフロップ６６から出力される信号
と、Ｄフリップフロップ６８から出力される信号とがそ
れぞれ入力される。また、上記Ｄフリップフロップ６８
の出力端には３次バッファアクセス信号線２０ｄが接続
されている。

【００３２】図中７０，７２，７４はタイミング生成回
路であり、クロック端に入力されるシステムクロックＳ
Ｃに基づいてタイミング信号を生成する。タイミング生
成回路７０，７２，７４の出力は、１次バッファメモリ
１４、２次バッファメモリ１６、及び３次バッファメモ
リ１８に各々接続されており、各々は１次バッファメモ
リ１４の読み出しアクセス時のタイミング決定、２次バ
ッファメモリ１６の書き込みアクセス時のタイミング決
定、３次バッファメモリ１８の書き込みアクセス時のタ
イミング決定にそれぞれ用いられる。また、タイミング
生成回路７０，７２，７４はイネーブル端子ＥＮが設け
られている。タイミング生成回路７０のイネーブル端Ｅ
ＮにはＡＮＤ回路６２ａの出力が入力され、タイミング
生成回路７２のイネーブル端ＥＮにはＡＮＤ回路６２ｂ
の出力が入力され、タイミング生成回路７４のイネーブ
ル端ＥＮにはＡＮＤ回路６２ｃの出力が入力される。

【００３３】７０，７２はＤフリップフロップ群であ
り、システムクロックＳＣに同期して動作し、カウンタ
５４ｂ，５４ｃから出力される転送先アドレスをシステ
ムクロックＳＣの１クロック分だけ遅延させて転送先ア
ドレスバス２０ｂ及び転送先アドレスバス２０ｃにそれ
ぞれ出力する。

【００３４】上記構成において、本発明の一実施形態に
よる通信回線監視装置の動作を図面を参照して説明す
る。本発明の一実施形態による通信回線監視装置は、Ｄ
ＭＡ転送を行うか否か、オンライン記録を行うか否か、
及びオンライン参照を行うか否かの選択ができる。この
選択は、図２中に示されたレジスタ５２ｅに書き込むＤ
ＭＡ転送命令コードの内容によって選択することができ
る。

【００３５】図３は、レジスタ５２ｅの内容を示す図で
ある。レジスタ５２ｅは数ビットから十数ビットに設計
することが可能であるが、ＤＭＡ転送命令コードに関係
するビットは図示されたように、最下位の２ビット、つ
まりビット０とビット１のみである。ビット０は図１中
の１次バッファメモリ１４から２次バッファメモリ１６
へＤＭＡ転送を行うか否かを設定するビットであり、ビ
ット０が「１」の場合には、２次バッファメモリ１６へ
のＤＭＡ転送が行われ、「０」である場合には２次バッ
ファメモリ１６へのＤＭＡ転送が行われない。ビット１
は図１中の１次バッファメモリ１４から３次バッファメ
モリ１８へＤＭＡ転送を行うか否かを設定するビットで
あり、ビット０が「１」の場合には、３次バッファメモ
リ１８へのＤＭＡ転送が行われ、「０」である場合には
３次バッファメモリ１８へのＤＭＡ転送が行われない。

【００３６】図４は、ＤＭＡ転送命令コードと実行内容
とを表形式に表した図表である。図示されたように、Ｄ
ＭＡ転送命令コードによって以下の４つの実行内容が選
択される。 （１）図３中のビット０及びビット１の内容が共に
「０」である場合、つまりＤＭＡ転送命令コードが「０
０００Ｈ」である場合には１次バッファメモリ１４から
２次バッファメモリ１６又は３次バッファメモリ１８へ
のＤＭＡ転送は行われない。 （２）図３中のビット０のみが「１」である場合、つま
りＤＭＡ転送命令コードが「０００１Ｈ」である場合に
は１次バッファメモリ１４から２次バッファメモリ１６
へのＤＭＡ転送が行われてオンライン記録がなされる。
尚、オンライン記録とは、オンラインモニタを行った内
容を記録することである。 （３）図３中のビット１のみが「１」である場合、つま
りＤＭＡ転送命令コードが「０００２Ｈ」である場合に
は１次バッファメモリ１４から３次バッファメモリ１８
へのＤＭＡ転送が行われてオンライン参照がなされる。
尚、オンライン参照とは、リアルタイムで回線状況の解
析や表示を行うことである。 （４）図３中のビット０及びビット１の内容が共に
「１」である場合、つまりＤＭＡ転送命令コードが「０
００３Ｈ」である場合には１次バッファメモリ１４から
３次バッファメモリ１８へのＤＭＡ転送が行われてオン
ライン記録がなされるとともに、オンライン参照がなさ
れる。

【００３７】以下、上述した各動作について図１〜図３
を参照して詳述する。 （１）ＤＭＡ転送命令コードが「００００Ｈ」である場
合 この場合には、１次バッファメモリ１４において組み立
てられたＰＤＵフレームデータは、２次バッファメモリ
１６及び２次バッファメモリ１８何れにも転送されな
い。図１中の第一ＣＰＵ２４は、第一ＣＰＵアドレスバ
ス２４ｂを介して図２中のレジスタ５２ｅの入力ポート
を選択するデータを送出するとともに、第一ＣＰＵデー
タバス２４ａを介してＤＭＡ転送命令コード「００００
Ｈ」を送出する。これらがＤＭＡ転送制御回路２０に入
力されるとレジスタ５２ｅにＤＭＡ転送命令コード「０
０００Ｈ」が書き込まれる。レジスタ５２ｅにこのＤＭ
Ａ転送命令コードが書き込まれると、レジスタ５２ｅの
出力Ｑ１，Ｑ２は共に「０」となるため、カウンタ５４
ｂ，５４ｃ，５４ｄの何れもがディスエイブルとなり、
従って、１次バッファメモリ１４から２次バッファメモ
リ１６及び３次バッファメモリ１８へのＤＭＡ転送は行
われないこととなる。

【００３８】（２）ＤＭＡ転送命令コードが「０００１
Ｈ」である場合 この場合には、１次バッファメモリ１４において組み立
てられたＰＤＵフレームデータは、２次バッファメモリ
１６のみに転送される。つまり、オンライン記録がなさ
れる。

【００３９】まず、セル抽出回路１０はモニタ回線上の
信号から、クロックとデータを抽出しＡＴＭレイヤのデ
ータフォーマットであるセルを抽出する。セルはセルデ
ータバス１０ａを介してＰＤＵフレーム抽出回路２に入
力される。ＰＤＵフレーム組立回路１２は、１次バッフ
ァメモリ１４を組立作業領域として用い、受信したセル
のヘッダ情報を読みとりＡＴＭ上位レイヤであるＡＡＬ
レイヤのフォーマットに従い、ＰＤＵフレームデータを
組み立てる動作を行う。この組立作業とは具体的には、
ＰＤＵフレーム組立回路１２において、有効なセル受信
の度にそのセルに含まれるヘッダ情報の情報を読みと
り、ヘッダ情報を除いたセルのペイロード情報を、判別
したＰＤＵフレーム毎に分類して１次バッファメモリ１
４の組み立て途中の位置に順次格納していく操作をい
う。組み立て動作のため１次バッファメモリ１４への書
き込みは、ペイロードデータバスを通じて行われる。

【００４０】なお、ＰＤＵフレーム組立回路１２は、Ｐ
ＤＵフレームデータを１次バッファメモリ１４に書き込
む期間中は、１次バッファアクセス信号線１２ｃを介し
てＤＭＡ転送制御回路２０へ１次バッファメモリをアク
セス中である旨を示す信号を出力する。これはＤＭＡ転
送のための１次バッファメモリ１４からの読み出しを禁
止するためである。また、ＰＤＵフレーム組立回路１２
は、１つのＰＤＵフレーム組立の完了する毎に転送要求
信号線１２ｄを介して第一ＣＰＵ２４に対して転送要求
信号を出力する。この転送要求信号は、１回のＰＤＵフ
レームデータ転送に対して１回発行される。

【００４１】上記転送要求信号を受けた第一ＣＰＵ２４
は、１次バッファメモリ１４上で１つのＰＤＵフレーム
データの組立が完了したことを知り、ＰＤＵフレーム組
立回路１２から当該ＰＤＵフレームデータが１次バッフ
ァメモリ１４に格納されている開始アドレスとＰＤＵフ
レームデータのデータ長、即ち転送に必要なワード数と
を取得する。

【００４２】また、前述したように、第一ＣＰＵ２４は
ＰＤＵフレームデータの転送先である２次バッファメモ
リ１６及び３次バッファメモリ１８のポインタを記憶す
るレジスタを有しており、その値を転送したワード数分
だけ更新する。したがって、第一のＣＰＵ２４は、ＰＤ
Ｕフレーム組立回路１２から転送要求割り込みを受ける
度に、ＰＤＵフレーム組立回路１２からは該当ＰＤＵフ
レームの転送元ポインタ位置と転送ワード数だけを入手
するだけで、ＤＭＡ転送に必要な情報の全てが揃うこと
となる。

【００４３】次に、第一ＣＰＵ２４は、第一ＣＰＵアド
レスバス２４ａを介して１次バッファメモリ１４の読み
出しポインタ、２次バッファメモリ１６の書き込みポイ
ンタ、３次バッファメモリ１８の書き込みポインタ、転
送を行うＰＤＵフレームデータのワード数、及びＤＭＡ
転送命令コードを順にＤＭＡ転送制御回路２０へ送出す
る。また、この転送時には第一ＣＰＵアドレスバス２４
ｂを介してＤＭＡ制御回路２０の入力ポートを選択する
信号も送出される。前述したＰＤＵフレーム組立回路１
２からの転送要求を受けた第一のＣＰＵ２４上記ポイン
タ等の送出を終了すると、内部で次の転送要求割り込み
をマスクする処理を行う。このマスクは現在受け付けて
いる転送要求分のＤＭＡ転送が完了した時点でまで解除
されない。

【００４４】上記各ポインタはＤＭＡ転送制御回路２０
において、それぞれレジスタ５２ａ〜５２ｃ書き込ま
れ、転送ワード数はレジスタ５２ｄに書き込まれ、ＤＭ
Ａ転送命令コードはレジスタ５２ｅに書き込まれる。上
記ＤＭＡ転送命令コードは「０００１Ｈ」であるので、
レジスタ５２ｅの出力端Ｑ１から「１」が出力され、出
力端Ｑ２から「０」が出力される。従って、Ｄフリップ
フロップ６６から「１」が出力され、Ｄフリップフロッ
プ６８から「０」が出力される。Ｄフリップフロップ６
６，６８の出力は、ＡＮＤ回路６４ａ及びＯＲ回路６５
とＡＮＤ回路６４ｂ及びＯＲ回路６５とにそれぞれ入力
され、カウンタ５４ｂ，５４ｄ、タイミング生成回路７
０及び比較器５６はイネーブルとなり、カウンタ５４ｃ
及びタイミング生成回路７４はディスエイブルとなる。
次に、カウンタ５４ａ，５４ｂ，５４ｄはレジスタ５２
ａ，５２ｂ，５２ｄに書き込まれたデータをそれぞれ読
み込む。

【００４５】以上の処理が終了すると、ＤＭＡ転送制御
回路２０は１次バッファメモリ１４から２次バッファメ
モリ１６へＰＤＵフレームデータのＤＭＡ転送を開始す
る。カウンタ５４ａが保持している１次バッファメモリ
１４の読み出しポインタ位置からＰＤＵフレームデータ
が読み込まれ、カウンタ５４ｃが保持している２次バッ
ファメモリ１６の書き込みポインタ位置へ転送データバ
ス１４ｃを介してＰＤＵフレームデータが１ワードづつ
転送される。

【００４６】転送中はカウンタ５４ａ、カウンタ５４ｂ
は１ワード分を転送する度に各々の現行値をインクリメ
ントし、カウンタ５４ｄは１ワード転送する度にデクリ
メントする。ＤＭＡ転送命令コードを受けたＤＭＡ転送
制御回路２０は、カウンタ５４ｄの値がレ０になるまで
ＤＭＡ転送を続ける。

【００４７】ＤＭＡ転送が行われている間に、ＰＤＵフ
レーム組立回路１２が１次バッファメモリ１４をアクセ
スする必要が生じた場合には、ＰＤＵフレーム組立回路
１２から１次バッファアクセス信号線１２ｃを介して１
次バッファアクセス中信号がＤＭＡ転送制御回路２０へ
送出される。この１次バッファアクセス中信号が送出さ
れた場合には、たとえＤＭＡ転送制御回路２０がＰＤＵ
フレームデータを転送中であっても１次バッファメモリ
１４からのＰＤＵフレームデータの読み出しを中断さ
せ、ＰＤＵフレーム組立回路１２が他のＰＤＵフレーム
データを組み立てる作業が優先される。即ち、１次バッ
ファメモリ１４にのアクセスに対して、ＤＭＡ転送制御
回路２０よりもＰＤＵフレーム組立回路１２が高い優先
権を有している。

【００４８】ＤＭＡ転送制御回路２０の内部のカウンタ
５４ａ〜５４ｄは、ＤＭＡ転送中に１次バッファアクセ
ス信号線１２ｃを介して１次バッファアクセス中信号を
受信すると直ちにディスエーブルとなり、保持している
値の更新が凍結される。すなわち、カウント値のインク
リメント、及びデクリメントが一時中断される。１次バ
ッファアクセス中信号の受信が終了すると、カウンタ５
４ａ〜５４ｄがイネーブルとなり、ＤＭＡ転送が再開さ
れる。

【００４９】ＤＭＡ転送動作は、カウンタ５４ｄに保持
される値が１以上である限り続行される。転送が続行さ
れ、カウンタ５４ｄの保持値が０になると、ＤＭＡ転
送、つまり１次バッファメモリ１４から２次バッファメ
モリ１６へのオンライン記録がが完了したことになる。
このオンライン記録の終了は、比較器５６がカウンタ５
４ｄの出力値が０であるか否かを判断することにより行
われる。

【００５０】比較器５６はカウンタ５４ｄの出力値が０
であると判断した場合には、出力端Ａから出力信号
「１」を出力する。この出力信号はＤフリップフロップ
５８及びＮＯＴ回路６０を介して転送終了割込信号線２
０ｅへ送出され、第一ＣＰＵ２４で受信される。この信
号を受信すると第一ＣＰＵ２４はＰＤＵフレームデータ
の転送が終了したと判断し、ＤＭＡ転送制御回路２０の
入力ポートをアクセスし、ＤＭＡ転送命令コードをクリ
アする。次に、第一ＣＰＵ２４はＰＤＵフレーム組立回
路１２からの転送要求割り込みのマスクを解除する。こ
れによりＰＤＵフレーム組立回路１２からの新たなＰＤ
Ｕフレームデータの転送要求の受付が可能になる。

【００５１】このように、第一ＣＰＵ２４は、一旦ＰＤ
Ｕフレーム組立回路１２から１つのＰＤＵフレーム転送
要求を受け付けると、ＤＭＡ転送制御回路２０からのＤ
ＭＡ転送終了割り込みを受けるまでの期間はＰＤＵフレ
ーム組立回路１２からの新たな転送要求を受け付けない
様にしている。また、第一ＣＰＵ２４は、上述のＤＭＡ
転送終了割り込みのクリアを終え、且つＰＤＵフレーム
組立回路１２から転送要求割り込みのマスクを解除する
ことで、次の転送要求の受付を開始する。

【００５２】このようにして、オンライン記録がされた
２次バッファメモリ１６上のＰＤＵフレームデータは、
オンライン記録の停止後に読み出され、プロトコル・ア
ナライザのシステムソフトにより表示や解析、さらには
上位レイヤのプロトコルによる翻訳などのオフライン解
析処理用データファイルとして活用される。

【００５３】（３）ＤＭＡ転送命令コードが「０００２
Ｈ」である場合 この場合には、１次バッファメモリ１４において組み立
てられたＰＤＵフレームデータは、３次バッファメモリ
１８のみに転送される。つまり、オンライン参照がなさ
れる。第一ＣＰＵ２４からＤＭＡ転送制御回路２０へＤ
ＭＡ転送命令コード「０００２Ｈ」が送出されると、Ｄ
ＭＡ転送制御回路２０のレジスタ５２ｅに書き込まれ
る。このＤＭＡ転送命令コードは「０００２Ｈ」である
ので、レジスタ５２ｅの出力端Ｑ１から「０」が出力さ
れ、出力端Ｑ２から「１」が出力される。従って、Ｄフ
リップフロップ６６から「０」が出力され、Ｄフリップ
フロップ６８から「１」が出力される。Ｄフリップフロ
ップ６６，６８の出力は、ＡＮＤ回路６４ａ及びＯＲ回
路６５とＡＮＤ回路６４ｂ及びＯＲ回路６５とにそれぞ
れ入力されるため、カウンタ５４ｃ，５４ｄ、タイミン
グ生成回路７４、及び比較器５６はイネーブルとなり、
カウンタ５４ｂ及びタイミング生成回路７２はディスエ
イブルとなる。

【００５４】次に、カウンタ５４ａ，５４ｃ，５４ｄは
レジスタ５２ａ，５２ｃ，５２ｄに書き込まれたデータ
を読み込む。尚、Ｄフリップフロップ６８の出力端Ｑは
３次バッファアクセス信号線２０ｄに接続されており、
３次バッファメモリ１８へのＤＭＡ転送が行われる場合
にはアービタ装置２２に３次バッファアクセス中信号が
入力される。

【００５５】１次バッファメモリ１４から３次バッファ
メモリ１８へのＰＤＵフレームデータのＤＭＡ転送の動
作は、（２）において前述した２次バッファメモリ１６
へのＤＭＡ転送とほぼ同様であるが、ＤＭＡ転送時にお
いて、第二ＣＰＵ２６による３次バッファメモリ１８へ
の読み出しがあった場合に、競合問題が回避される点で
異なる。

【００５６】つまり、３次バッファメモリ１８へＤＭＡ
転送が行われている場合、アービタ装置２２へは３次バ
ッファアクセス中信号が入力されている。アービタ装置
２２はＤＭＡ転送制御回路２０が３次バッファメモリ１
８に対してＤＭＡ転送中である場合に、第二ＣＰＵ２６
から３次バッファメモリ１８に対して読み出を行うとき
には直ちにウェイト信号線２２ｂを介して第二ＣＰＵ２
６にウェイトを発行し、読み出しを強制的に延長させ
る。

【００５７】また、第二ＣＰＵ２６が３次バッファメモ
リ１８からＰＤＵフレームデータの読み出し中である場
合に、アービタ装置２２に３次バッファアクセス中信号
が入力された場合には、アービタ装置２２は第二ＣＰＵ
２６に対してＰＤＵフレームデータの読み出しを強制的
に延長させ、１次バッファメモリ１４から３次バッファ
メモリ１８へのＤＭＡ転送を優先的に行わせる。

【００５８】すなわち、第二ＣＰＵ２６が３次バッファ
メモリ１８からＰＤＵフレームデータを読み出すより
も、１次バッファメモリ１４から３次バッファメモリ１
８へのＤＭＡ転送の方が高い優先権が与えられている。
これは、３次バッファメモリ１８へのＤＭＡ転送が２次
バッファメモリ１６へのＤＭＡ転送と同一タイミングで
行われるため、競合制御を簡易化するためと、後述する
オンライン記録及びオンライン参照とを同時に行う場合
に２次バッファメモリ１６へのオンライン記録の効率低
下を防止するためである。

【００５９】第二ＣＰＵ２６が３次バッファメモリ１８
から読み出したＰＤＵフレームデータは、リアルタイム
でプロトコル・アナライザのシステムソフトにより表示
や解析、さらには上位レイヤのプロトコルによる翻訳な
どのオフライン解析処理用データファイルとして活用さ
れる。

【００６０】（４）ＤＭＡ転送命令コードが「０００３
Ｈ」である場合 この場合には、１次バッファメモリ１４において組み立
てられたＰＤＵフレームデータは、２次バッファメモリ
１６及び３次バッファメモリ１８の両方に転送される。
つまり、オンライン記録及びオンライン参照がなされ
る。第一ＣＰＵ２４からＤＭＡ転送制御回路２０へＤＭ
Ａ転送命令コード「０００３Ｈ」が送出されると、ＤＭ
Ａ転送制御回路２０のレジスタ５２ｅに書き込まれる。
このＤＭＡ転送命令コードは「０００３Ｈ」であるの
で、レジスタ５２ｅの出力端Ｑ１，Ｑ２から「１」が出
力される。従って、Ｄフリップフロップ６６，６８から
共に「１」が出力され。Ｄフリップフロップ６６，６８
の出力は、ＡＮＤ回路６４ａ及びＯＲ回路６５とＡＮＤ
回路６４ｂ及びＯＲ回路６５とにそれぞれ入力されるた
め、カウンタ５４ｂ，５４ｃ，５４ｄ、タイミング生成
回路７２，７４、及び比較器５６はイネーブルとなる。

【００６１】次に、カウンタ５４ａ，５４ｂ，５４ｃ，
５４ｄはレジスタ５２ａ，５２ｂ，５２ｃ，５２ｄに書
き込まれたデータを読み込む。尚、上記（３）において
説明したように、Ｄフリップフロップ６８の出力端Ｑは
３次バッファアクセス信号線２０ｄに接続されており、
３次バッファメモリ１８へのＤＭＡ転送が行われる場合
にはアービタ装置２２に３次バッファアクセス中信号が
入力される。

【００６２】この場合においては、上記（２）や（３）
で説明したように、１次バッファメモリ１４から２次バ
ッファメモリ１６及び３次バッファメモリ１８へのＰＤ
ＵフレームデータのＤＭＡ転送が同様の動作で行われ
る。また、ＤＭＡ転送時において、第二ＣＰＵ２６によ
る３次バッファメモリ１８への読み出しがあった場合の
競合問題も同様に回避される。

【００６３】図５は、ＤＭＡ転送時における信号やデー
タの流れを示すタイミングチャートである。図５中の符
号Ｔ２が付された期間は、オンライン記録及びオンライ
ン参照が同時に行われる期間であり、符号Ｔ３が付され
た期間はオンライン記録のみが行われる期間である。
尚、図中の左側から右側に時間が経過するものとする。
図中（ａ）は第二ＣＰＵ２６の動作サイクル、（ｂ）は
アービタ装置２２から第二ＣＰＵ２６に出力されるウェ
イト信号、（ｃ）はＤＭＡ転送制御回路２０からアービ
タ装置２２へ出力される３次バッファアクセス中信号、
（ｄ）は３次バッファメモリ１８に対する読み出し書き
込みタイミング、（ｅ）は２次バッファメモリ１６への
書き込みタイミング、（ｆ）は１次バッファメモリ１４
からの読み出しタイミング、（ｇ）はＤＭＡ転送制御回
路から第一ＣＰＵ２４へ送出される転送割込制御信号、
（ｈ）は第一ＣＰＵ２４とＤＭＡ転送制御回路２０との
間における信号授受のタイミングをそれぞれ示す。尚、
図中の記号“Ｒ”及び“Ｗ”は読み出し及び書き込みを
それぞれ示す。

【００６４】図中Ｔ１が付された期間においては、ＤＭ
Ａ転送は行われず、第二ＣＰＵ２６が３次バッファメモ
リ１８をアクセスしてＰＤＵフレームデータを読み出す
動作が行われている。期間Ｔ１の終了時に、第一ＣＰＵ
２４からＤＭＡ転送制御回路２０へ転送命令コード「０
００３Ｈ」が送出されるとＤＭＡ転送制御回路２０から
アービタ装置２２へ３次バッファアクセス中信号が送出
される。そして、１次バッファメモリ１４から２次バッ
ファメモリ１６及び３次バッファメモリ１８へＰＤＵフ
レームデータのＤＭＡ転送が行われる。

【００６５】アービタ装置２２は３次バッファメモリア
クセス中信号が入力されると、第二ＣＰＵ２６に対して
ウェイト信号を送出する。このウェイト信号が送出され
ると、第二ＣＰＵ２６の動作サイクル（図５中ではサイ
クル３）が延長される。ＤＭＡ転送中は１次バッファメ
モリ１４から２次バッファメモリ１６及び３次バッファ
メモリ１８へＰＤＵフレームデータのＤＭＡ転送が順次
行われる。

【００６６】ＤＭＡ転送制御回路２０から第一ＣＰＵ２
４へ転送終了割込信号が送出されると、第一ＣＰＵ２４
はＤＭＡ転送制御回路２０の入力ポートをアクセスし、
ＤＭＡ転送命令コードをクリアする。ＤＭＡ転送制御回
路２０において、ＤＭＡ転送命令コードがクリアされる
と、ＤＭＡ転送制御回路２０からは３次バッファアクセ
ス中信号が送出されなくなる。アービタ装置２２は３次
バッファアクセス中信号が入力されなくなると、第二Ｃ
ＰＵ２６に対してウェイト信号の送出を中止する。ウェ
イト信号が送出されなくなると第二ＣＰＵ２６は延長さ
れた動作サイクルを再開し、再び３次バッファメモリ１
８からのＰＤＵフレームデータの読み出しを再開する。

【００６７】第一ＣＰＵ２４からＤＭＡ転送制御回路２
０へ転送命令コード「０００１Ｈ」が送出された場合に
は、図示されたように、第二ＣＰＵ２６に対してはウェ
イト信号が送出されない。ＤＭＡ転送は１次バッファメ
モリ１４から２次バッファメモリ１６に対してのみ行わ
れる。ＤＭＡ転送中であっても、第二ＣＰＵ２６は３次
バッファメモリ１８からＰＤＵフレームデータの読み出
しを行うことが可能である。このＤＭＡ転送が終了した
場合には、ＤＭＡ転送制御回路２０から第一ＣＰＵ２４
へ転送終了割込信号が送出され、第一ＣＰＵ２４がＤＭ
Ａ転送制御回路２０の入力ポートをアクセスし、ＤＭＡ
転送命令コードがクリアされる。

【００６８】以上説明したように、第一ＣＰＵ２４から
の転送命令コードの種別により、ＤＭＡ転送先を通常の
２次バッファメモリ１６に設定することに加え３次バッ
ファメモリ１８に対しても同時に行わせるかどうかを各
転送毎に指定することができる。また、２次バッファメ
モリ１６は、オンライン記録とオンライン参照とを同時
に行う場合であってもオンライン記録のみに使用できる
ため、Ｂ−ＩＳＤＮ等の高速回線オンラインモニタ記録
を妨げることなく、リアルタイムにオンライン参照が可
能となった。

【００６９】尚、本発明は上記実施形態に限られるわけ
ではない、本発明の範囲内で自由に変更することができ
る。例えば、上記実施形態では物理レイヤ、ＡＴＭレイ
ヤ、ＡＡＬレイヤ、及び上位レイヤに層別に分けられた
例について説明したが、ＴＣＰ／ＩＰ（Transmission C
ontrol Protocol／Internet Protocol）を用いる場合や
より抽象的にＯＳＩ（Open Systems Interconnection）
参照モデルで層分けされたプロトコル・アーキテクチャ
一般に応用することが可能である。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
オンライン記録を行うための第１の記憶手段以外に、オ
ンライン参照に用いられるユニットを記憶する第２の記
憶手段を設けたので、装置の構成を複雑にせずに、オン
ライン参照とオンライン記録とを同時に行う場合に生ず
る問題、例えば、ユニットの一部の取りこぼし等が生ず
る問題を回避することができる。より具体的には、オン
ライン記録中にオンライン記録動作を妨げること無しに
オンライン参照を行えるため、高速回線のオンライン記
録と同時に回線状況の表示、解析、上位レイヤプロトコ
ル翻訳等をリアルタイムに処理することが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による通信回線監視装置
の構成を示すブロック図である。

【図２】 図１中に示されたＤＭＡ転送制御回路２０の
一構成例を示すブロック図である。

【図３】 レジスタ５２ｅの内容を示す図である。

【図４】 ＤＭＡ転送命令コードと実行内容とを表形式
に表した図表である。

【図５】 ＤＭＡ転送時における信号やデータの流れを
示すタイミングチャートである。

【符号の説明】

１０ セル抽出回路（抽出手段） １２ ＰＤＵフレーム組立回路（組立手段） １４ １次バッファメモリ（記憶装置） １６ ２次バッファメモリ（第１の記憶手段） １８ ３次バッファメモリ（第２の記憶手段） ２０ ＤＭＡ転送制御回路（転送手段） ２２ アービタ装置（競合回避手段） ２４ 第一ＣＰＵ（第１の制御手段） ２６ 第二ＣＰＵ（第２の制御手段）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/24 H04L 12/26 H04L 29/14

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも物理レイヤと、該物理レイヤ
   より上位に位置する少なくとも１つの上位レイヤとを有
   するプロトコル・アーキテクチャが用いられた通信が行
   われる通信回線を監視する装置であって、 前記通信回線から前記物理レイヤのセルを抽出する抽出
   手段と、 前記抽出手段で抽出されたセルを、前記少なくとも１つ
   の上位レイヤのデータ形式に適合したユニットに組み立
   てる組立手段と、 前記組立手段で組み立てられたユニットを記録する第１
   の記憶手段と、 前記組立手段で組み立てられたユニットを記録する第２
   の記憶手段とを具備することを特徴とする通信回線監視
   装置。
2. 【請求項２】 前記組立手段で組み立てられたユニット
   を一時的に記憶するとともに、組立中のユニットを一時
   的に記憶する記憶装置を具備することを特徴とする請求
   項１記載の通信回線監視装置。
3. 【請求項３】 前記記憶装置に記憶された組み立てられ
   たユニットを前記第１の記憶手段及び前記第２の記憶手
   段へ転送する転送手段を具備することを特徴とする請求
   項２記載の通信回線監視装置。
4. 【請求項４】 前記転送手段に対して前記ユニットを前
   記第１の記憶手段へ転送するか否か、及び前記第２の記
   憶手段へ転送するか否かを制御する第１の制御手段を具
   備することを特徴とする請求項３記載の通信回線監視装
   置。
5. 【請求項５】 前記第２の記憶手段を制御して、前記ユ
   ニットを読み出す第２の制御手段を具備することを特徴
   とする請求項３記載の通信回線監視装置。
6. 【請求項６】 前記記憶装置から前記第２の記憶手段へ
   前記ユニットが転送される場合は前記第２の制御手段の
   前記ユニットの読み出しを一時的に中断させる競合回避
   手段を具備することを特徴とする請求項５記載の通信回
   線監視装置。
7. 【請求項７】 前記第１の制御手段は、前記組立手段が
   前記記憶装置に組み立てたユニットを記憶させる場合に
   は、前記転送手段の動作を一時的に中断させることを特
   徴とする請求項４記載の通信回線監視装置。