JP2833758B2 - 電気的過剰ストレス保護用半導体ディバイス - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は特に過渡的過剰高電圧をアースに短絡するこ
とによって電気的過剰ストレスの保護を提供する半導体
ディバイスに関する。

従来の技術 半導体は現代の電話システムに広く使用されるように
なっているので、例えば稲妻の衝撃によって引き起こさ
れる過渡的過剰電圧に対する保護の必要性が根本的に変
わってきている。電話交換局の加入者線のインターフェ
ースにおいて、保護は従来最高2KV迄の高圧に耐える半
導体２次保護装置によって行われていた。これらの保護
装置は１次保護装置を通過した残留過剰電圧のストレス
を捕らえる。交換局の主配電盤（MDF）においてエネル
ギー散逸を非常に大きく行なおうとする要求があったた
めに、今迄１次保護用に半導体ディバイスが使用されな
いでいた。この要求は一般的にガス放電管によって満た
されるが、これは先ず過渡的電圧を600−700Vに削減
し、最終的に低抵抗モードに切替えるものである。これ
らのディィバイスは高いエネルギーを吸収することがで
きるが、それらの保護特性は時と共に劣化し過剰電圧に
よるストレスの大部分は加入者線のインターフェースに
達するようになる。

半導体の過渡現象サプレッサーの構造は英国特許第2,
113,907号に説明されている。このサプレッサーは、サ
イリスタ型の構造で、最初の電子雪崩ブレークオーバー
電圧を制御するために構造の中央の接合の逆ブレークダ
ウンを発生する別のｎ層と、制御保持電流とを有してい
る。この型のサプレッサーの制御保持電流は、カソード
の固定抵抗をゲートに接続するために、カソードに穿孔
を行うゲート電極物質の短絡ドットのアレーを設けるこ
とによって得ることができる。電子雪崩構造において、
ブレークダウンは常にマイクロプラズマと呼ばれる局部
的な領域に始まる。このマイクロプラズマによって生ず
る局部的な高電圧勾配は、ブレークダウン期間中に広が
った伝導の主な原因となっている（この効果は後のター
ンオン位相期間中に広がる従来のプラズマとは異な
る）。ブレークダウン電流が増加するにつれて、臨界電
流密度が達せられるまでマイクロプラズマの範囲が増大
し、ここでディバイスは再生的にラッチし、電圧は低い
値に低下する。

発明が解決しようとする課題 上記の特許で説明された構造において、ターンオン
は、エネルギーの散逸が非常に高く伝導が構造全体に渡
って比較的遅くしか広がらない限定された範囲で始まる
傾向がある。このターンオンの位相は期間中、この限定
された範囲におけるエネルギーの散逸はデバイスの破壊
を引き起こすに十分なほど高くなりうる。これは明らか
に不都合である。

本発明の目的は、上記の不都合を実質的に回避し、過
剰ストレスに対する保護を提供する改善された半導体デ
ィバイスを提供することである。

課題を解決するための手段 本発明によれば、ディバイスの第１と第２領域間にPN
接合を有する半導体デバイスが提供され、ここにおいて
ディバイスの意図された動作中に接合の逆のブレークダ
ウンが発生し、第１領域は第２領域よりも不純物の濃度
が低く、接合に隣接した第１領域には第１領域と同一の
伝導性型であってこれよりも不純物濃度の高い埋設領域
が設けられ、その結果接合の逆のブレークダウンは埋設
領域を介して生じることが望ましく、このような半導体
ディバイスは、この埋設領域が小面積の複数の分離領域
に分割され、これによって逆のブレークダウン電流が接
合の範囲上でほぼ均等に分散されることを特徴としてい
る。半導体ディバイスは、４層、すなわちサイリスタ型
の構造を有することができ、かつディバイスに制御保持
電流を与えるようにゲートを隣接する端部ターミナルに
接続する短絡ドットのアレーを有することができる。埋
設領域の小範囲は短絡ドット間の部分と位置合わせされ
なければならない。

この型のサプレッサーのサージ能力を最大にするため
には、ターンーオンにおける伝導範囲を最大にすること
と、構造を横切ってできるだけ均等なエネルギーの散逸
を達成することが大切である。

埋設領域を複数の分離領域に分割することの効果は、
ブレークダウンの断面積を削減することである。電子雪
崩構造において、ブレークダウンは常にマイクロプラズ
マと呼ばれる局部領域で始まり、接合間の大きい勾配抵
抗は、一つの小面積の領域におけるマイクロプラズマの
ブレークダウン発生水準まで上昇する能力を、他の小範
囲の領域におけるマイクロプラズマがまたブレークダウ
ンに接近するまで、制限する。小範囲の領域は同時には
ブレークダウンしないかもしれないが、小範囲の領域の
各々におけるマイクロプラズマがブレークダウンに接近
することは、ディバイスのエネルギー散逸従ってサージ
に耐えるその能力が埋設領域の連続している他の同様の
ディバイスよりも高いことを意味する。

２個の半導体ディバイスは、いずれかの極性の過負荷
電圧に応答してブレークオーバーするように、並列にし
かし逆の方向に接続されるように同一の半導体本体に組
み立てられることができる。

保護ディバイスは、同一のディバイス本体に２個の対
称的なディバイスを使用して構成されてもよい。異なっ
たブレークオーバ特性を有するディバイスがディバイス
間のアイソレーションを変化させることによって作られ
ることができる。

実施例 本発明が完全に理解され容易に実践されるようにその
一例を添付図面を参照して説明する。

第１図に示すサプレッサーは、若干少ないが尚高度に
ドーピングされたｐ型伝導性のゲート領域２において、
高度にドーピングされたｎ型伝導性のカソード領域１を
有する。英国特許第2,113,907号に説明されている発明
に従って、高度にドーピングされたｎ型伝導性の埋設領
域３は、ゲート領域２と、ディバイスのバルクを形成す
る軽くドーピングされたｎ型伝導性の領域４との接合に
おいて、そのゲート領域２の下に形成されている。高度
にドーピングされたｐ型伝導性のアノード領域５は領域
４の下側に位置する。カソード領域１は、カソード領域
１及びゲート領域２の間の接合の範囲に渡って分布され
たゲート領域２の材料である狭い面積の複数の短絡ドッ
ト６によって入り込まれて、接合に抵抗結合を設け、こ
れによってディバイスに高いがしかし制御された保持電
流を与えている。カソード及びアノード接合７及び９が
設けられ、ゲート２に対する外部接続の必要はない。カ
ソード１及びゲート２から離れて領域３の上部表面に形
成された高度にドーピングされたｎ型伝導性の小領域10
は、その表面における反転を防止するために設けられて
いる。

第２図は、本発明の１実施例を示しており、構造の同
一の構成部品には第１図に使用されているのと同一の参
照番号を使用している。第１図の１個の埋設領域３は第
２図では複数の分離小領域3Aに分割されているのが分か
る。領域3Aはカソードの部分と位置合わせされているこ
とに留意されたい。構造におけるこの変更は、ディバイ
ス内により均一に分布するターンーオンを強制し、従っ
て所定の構造のサイズに対して一層改善された保護能力
を強制するために設計されている。本発明の原理は埋設
層３をカソードゲート接合の部分の下で必ずしも円形で
ないアレーに分散することである。ブレークダウンに対
する有効断面積は、埋設層におけるこの変更によって削
減され、より大きい勾配抵抗を与え、これは、今度は伝
導が各ドットにおいてターンオンポイントにも接近する
水準にまで広がる迄、所定のマイクロプラズマのターン
オン水準にまで上昇する能力を制限する。分離領域3Aは
同時にターンオンしないかもしれないが、ドットの各々
に広がったマイクロプラズマが、第１図に示す１個の埋
設領域の異なった部分のプラズマと比べてブレークダウ
ンの始まる場合、平均してはるかに進んだ状態であると
いうことは、エネルギーの散逸がより均一に分布され、
従ってディバイスのサージ能力が一層改善されているこ
とを意味する。

全ての他のパラメータを一定に保つと、埋設領域に対
するドット構造の使用がディバイスのサージ能力におけ
る２つの改善のファクターを与えることが分かる。１個
の埋設領域を有する実験的な評価ユニットは433Aの平均
サージ電流能力（ANSI仕様8/20波形）を達成し、一方各
0.004インチの20ドットのアレーに分割された埋設領域
を有するユニットは853Aの平均サージ電流能力を達成し
た。

ドット構造の埋設領域のより大きい勾配抵抗のため
に、ディバイスのブレークオーバ電圧は若干高いことが
分かっている。このことは２次的保護への適応に対して
不利であるかもしれない。しかしダイナミックブレーク
オーバ電圧のオーバシュートは一般的に90Vのディバイ
スに対してわずか70Vであり、ガス放電管の一般的に使
用されている一時保護ディバイスとしての使用に対して
はこのような管の通常有している電圧のオーバシュート
（一般的に４−500V）と比較して有利である。

埋設領域3aは本体４の上部表面からのｎ型ドーパント
の拡散によって得られる。その後領域２は、より多くド
ーピングされたｎ型領域の先端以外を全て過剰にドーピ
ングするような濃度のＰ型ドーパントのより浅い拡散に
よって作られ、その先端の部分を分離埋設領域3aとして
残す。カソード領域１が次に更に拡散動作を行うことに
よって領域２に作られる。

上述したディバイスはp⁺伝導性型の領域２及び５とn
⁺⁺伝導性型の領域１を有するn^-伝導性型の本体４を有す
るが、本体及び種々の領域の伝導性型を逆にして逆極性
の過負荷電圧に応答してブレークオーバするディバイス
を作ることができる。

２個のディバイスは、並列にしかし逆の方向に接続さ
れるように同一の半導体本体に形成されることができ、
これによっていずれの極性の過負荷電圧にも応答してブ
レークオーバーする構造を提供する。第２図を参照して
上述したディバイスに基づくこの種の２つの構造は、第
３図に断面図で示されている。

第３図は第２図に示す型の２組のディバイスを使用し
た保護ディバイスを示す。４個のディバイスは文字Ｄ、
Ｅ、Ｆ及びＧによって示されている。ディバイスＤ及び
Ｆは第２図に示されているものと全く同じであるが、デ
ィバイスＥ及びＧはディバイスの下面でそれらのカソー
ド領域が逆転している。各組のディバイスＤ及びＥ及び
Ｆ及びＧは相互の並列に接続され、ディバイスＤ及びＥ
はターミナルＡに接続されているディバイスの上部表面
における金属化、及びターミナルＣに接続されているデ
ィバイスの下部表面全体に渡る金属化によって相互に接
続されている。同様に、ディバイスＦ及びＧはターミナ
ルＢとターミナルＣの間で並列に接続されている。

半導体ディバイスの各組は、ターミナルＡまたはＢと
Ｃの間の両極性の電圧に対して第２図を参照して上述し
たように動作する。組を構成する両ディバイスに対する
ブレークオーバー電圧の特性が正確に同一である必要は
ない。

第３図に示す構造は、数組のディバイスの上の部分が
横方向の構造のバルクを通して共に動作することができ
るから、２組のディバイスによって与えられる特性に対
して追加された特性を有している。これは、第３図に示
す構造がターミナルＣに対してターミナルＡ及びＢで過
剰電圧の保護ができるばかりでなく、またターミナルＡ
及びＢの間でも過剰電圧の保護ができることを意味す
る。ターミナルＡ及びＢの間でのブレークオーバー特性
はＡとＣの間及びＢとＣの間の特性とほぼ等しい。

第４図は第３図に示す構造の変更を示すが、この中で
半導体ディバイスの２組のＤとＥ及びＦとＧは、追加さ
れたp⁺領域Ｈを設けることによってお互いから隔離され
ている。第４図において、数組のディバイスはターミナ
ルＡとＣの間及びターミナルＢとＣの間の両極性の過剰
電圧に対して保護を与えるように動作する。隔離領域Ｈ
は２組のディバイスの上の部分間での横方向の接続を回
避し、その結果ターミナルＡとＢの間のブレークオーバ
ー電圧は、ターミナルＡとＣの間またはターミナルＢと
Ｃの間の電圧のほぼ２倍に等しい。

第３及び４図に示す構造は勿論図示のものとは逆の伝
導性型の半導体物質で作られることがてきる。

以上の記載に関連して、以下の各項を開示する。

1.ディバイスの第１と第２領域間にPN接合を有し、ここ
においてディバイスの意図された動作中に接合の逆のブ
レークダウンが発生し、第１領域は第２領域よりも不純
物の濃度が低く、接合に隣接した第１領域には第１領域
と同一の伝導性型であってこれよりも不純物濃度の高い
埋設領域が設けられ、その結果接合の逆のブレークダウ
ンは埋設領域を介して生じることが望ましい半導体ディ
バイスにおいて、この埋設領域が小面積の複数の分離領
域に分割され、これによって逆のブレークダウン電流が
接合の範囲上でほぼ均等に分散されることを特徴とする
半導体ディバイス。

2.4層構造を有し、そこにおいて埋設領域がディバイス
の中央のPN接合に隣接している上記第１項記載の半導体
ディバイス。

3.ディバイスの端部領域は端部領域に隣接する領域の材
料によって分散された小部分において穿孔され、接触金
属化部が端部領域の外部表面上に設けられその結果それ
は小部分における材料を端部領域とそれに隣接する領域
の間のpn接合と並列に接続し、ここにおいて埋設領域の
小面積領域はそれを穿孔している小部分間の端部領域の
部分と位置合わせされている前記第２項記載の半導体デ
ィバイス。

4.第１領域がｎ型伝導性である前記第１項、第２項及び
第３項のいずれかに記載の半導体ディバイス。

5.第１領域がｐ型伝導性である前記第１項、第２項及び
第３項のいずれかに記載の半導体ディバイス。

6.埋設領域がそこに分散されるサイズの小さい分離領域
は、他の分離領域におけるマイクロプラズマがまたブレ
ークダウンに接近するまで、ブレークダウンの発生する
水準に上昇する分離領域のいずれか１つにおけるマイク
ロプラズマの能力を制限するために接合により大きい勾
配抵抗を作るようなサイズと不純物濃度である前記第１
項乃至第５項のいずれかに記載の半導体ディバイス。

7.前記の項のいずれか１つによる２個の半導体ディバイ
スを有する電圧過剰ストレス保護ディバイスは半導体材
料の同一の本体に形成され、その結果一方の半導体ディ
バイスは本体の主要な表面の間の１方の方向に形成され
他の半導体ディバイスはこの表面の間の逆の方向に形成
され、金属化部がこの主要表面に設けられて２個の半導
体ディバイスを並列に接続し、ディバイスはいずれの極
性の電圧に対しても過剰ストレス保護を提供することを
特徴とする保護ディバイス。

8.2個の電圧過剰ストレス保護ディバイスは本体の１つ
の主要表面で金属化部に接続された１つの共通ターミナ
ルと本体の他の主要表面の分離金属化部に接続された複
数の分離ターミナルを有することを特徴とする半導体材
料の同一本体に形成された前記第７項記載の２個の電圧
過剰ストレス保護ディバイスを有する保護ディバイス。

9.2個の電圧過剰ストレス保護ディバイスは、ディバイ
スが本体の半導体材料のバルクを通して横に接続するこ
とによって本体の他の主要面における金属化部に接続さ
れた分離ターミナルの間に追加された電圧過剰ストレス
保護ディバイスを設けるように、相互に対して相対的に
位置されている前記第８項記載の保護ディバイス。

10.隔離領域が２個の電圧過剰ストレス保護ディバイス
の間に設けられている前記第８項記載の保護ディバイ
ス。

11.実質的に添付図の第２図または第３または第４図を
参照して説明され、かつこれらによって図示され、また
はここに説明するように変更された電圧過剰ストレス保
護ディバイス。

12.電圧過剰ストレス保護ディバイスはディバイスの中
央の接合に隣接してより高い不純物濃度の埋設領域を有
する４層のダイオードによって構成される。埋設領域は
複数の小さな領域に分割されて構造に渡ってエネルギー
の散逸の均等な分布を保証する。ディバイスのカソード
は第２層の材料の短絡ドットによって穿孔されることが
でき、これの行われた場合小埋設領域はカソードの部分
と位置合わせされ短絡ドットとは位置合わせされない。
２個のディバイスはいずれの極性の電圧サージに対して
も保護を与えるために半導体材料の同一の本体に逆の方
向で形成され、相互に反並列に接続されることができ
る。２組の反並列のディバイスは、２本の線の別の電圧
のサージ及びまたは２本の線の間の差動電圧サージに対
して保護を与えるために１個の半導体本体に形成されて
もよい。

【図面の簡単な説明】

第１図は英国特許第2,113,907号に開示されている単一
方向性サプレッサーの図を示す。 第２図は本発明の一実施例の図を示す。 第３図は、同一の半導体本体に形成された第２図に示す
種類のサプレッサーを使用した保護ディバイスの図を示
す。 第４図は、アイソレーションが２組のサプレッサーの間
に設けられた第３図に示すディバイスの変更例の図を示
す。 １…カソード領域 ２…ゲート領域 ３…埋設領域 ４…軽くドーピングされたｎ型伝導性領域 ５…アノード領域 ６…短絡ドット ７…カソード接点 ９…アノード接点 10…小領域

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/87 H01L 27/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ディバイスの第１と第２領域間にPN接合を
   有し、ここにおいてディバイスの意図された動作中に接
   合の逆のブレークダウンが発生し、第１の領域は第２の
   領域よりも不純物の濃度が低く、接合に隣接した第１領
   域には第１領域と同一の伝導性型であって、これよりも
   不純物濃度の高い埋設領域が設けられ、その結果接合の
   逆のブレークダウンは埋設領域を介して生じることが望
   ましい半導体デバイスにおいて、 前記埋設領域が小面積の複数の分離領域に分割され、こ
   れによって逆のブレークダウン電流が接合の範囲上でほ
   ぼ均等に分散されると共に、前記第２領域には前記第２
   領域と反対の伝導性型を有する複数の端部領域がそれぞ
   れ間隔をもって設けられ、この複数の端部領域の各々が
   前記埋設領域の前記分離領域の各々と位置合わせされて
   いることを特徴とする半導体ディバイス。