JP2831767B2 - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JP2831767B2 JP2831767B2 JP2004095A JP409590A JP2831767B2 JP 2831767 B2 JP2831767 B2 JP 2831767B2 JP 2004095 A JP2004095 A JP 2004095A JP 409590 A JP409590 A JP 409590A JP 2831767 B2 JP2831767 B2 JP 2831767B2
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は第１テストヘッドのＮ個（Ｎは２以上の整
数）の被試験メモリ素子にそれぞれテストパタンを印加
し、その各出力をピンごとに期待値と論理比較し、第２
テストヘッドのＮ個の被試験メモリ素子にそれぞれテス
トパタンを印加し、その各出力をピンごとに期待値と論
理比較する半導体メモリ試験装置に関する。
数）の被試験メモリ素子にそれぞれテストパタンを印加
し、その各出力をピンごとに期待値と論理比較し、第２
テストヘッドのＮ個の被試験メモリ素子にそれぞれテス
トパタンを印加し、その各出力をピンごとに期待値と論
理比較する半導体メモリ試験装置に関する。
「従来の技術」 半導体メモリ試験装置は例えば第10図に示すように、
第１テストヘッド11に被試験メモリ素子12A,12Bが搭載
され、また第２テストヘッド13に被試験メモリ素子14A,
14Bが搭載され、パタン発生器15からのテストパタン、
つまりデータとアドレスとが各被試験メモリ素子12A,12
B,14A,14Bへそれぞれ印加されて、そのデータがそのア
ドレスに書き込まれ、その各書き込まれたデータがそれ
ぞれ、読み出されて、期待値と、論理比較回路16A,16B,
17A,17Bで各ピンごとに論理比較され、その各比較結果
が出力される。
第１テストヘッド11に被試験メモリ素子12A,12Bが搭載
され、また第２テストヘッド13に被試験メモリ素子14A,
14Bが搭載され、パタン発生器15からのテストパタン、
つまりデータとアドレスとが各被試験メモリ素子12A,12
B,14A,14Bへそれぞれ印加されて、そのデータがそのア
ドレスに書き込まれ、その各書き込まれたデータがそれ
ぞれ、読み出されて、期待値と、論理比較回路16A,16B,
17A,17Bで各ピンごとに論理比較され、その各比較結果
が出力される。
これら論理比較結果は従来においては次のようにして
フェイルメモリに格納されていた。つまり、第11図に各
メモリ素子12A,12B,14A,14Bの各１ピンに対する論理比
較結果を代表して示すように、第１テストヘッド11のメ
モリ素子12A,12Bの各１ピンに対する論理比較結果1A/TH
1,1B/TH1はそれぞれ、マルチプレクサ18と19とへ入力さ
れ、マルチプレクサ18は選択信号S1によりその入力の一
方が選択されて出力され、マルチプレクサ19は選択信号
S2によりその入力の一方が選択されて出力される。第２
テストヘッド13のメモリ素子14A,14Bの各１ピンに対す
る論理比較結果1A/TH2,1B/TH2はそれぞれマルチプレク
サ21と22とへ入力され、マルチプレクサ21は選択信号S3
でその入力の一方が選択されて出力され、マルチプレク
サ22は選択信号S4でその入力の一方の選択されて出力さ
れる。マルチプレクサ18及び21の各出力がマルチプレク
サ23に入力され、これら入力の一方が選択信号S5により
選択されて出力され、マルチプレクサ19及び22の各出力
がマルチプレクサ24に入力され、これら入力の一方が選
択信号S6により選択されて出力される。マルチプレクサ
23,24の各出力はそれぞれフェイルメモリ25,26に格納さ
れる。
フェイルメモリに格納されていた。つまり、第11図に各
メモリ素子12A,12B,14A,14Bの各１ピンに対する論理比
較結果を代表して示すように、第１テストヘッド11のメ
モリ素子12A,12Bの各１ピンに対する論理比較結果1A/TH
1,1B/TH1はそれぞれ、マルチプレクサ18と19とへ入力さ
れ、マルチプレクサ18は選択信号S1によりその入力の一
方が選択されて出力され、マルチプレクサ19は選択信号
S2によりその入力の一方が選択されて出力される。第２
テストヘッド13のメモリ素子14A,14Bの各１ピンに対す
る論理比較結果1A/TH2,1B/TH2はそれぞれマルチプレク
サ21と22とへ入力され、マルチプレクサ21は選択信号S3
でその入力の一方が選択されて出力され、マルチプレク
サ22は選択信号S4でその入力の一方の選択されて出力さ
れる。マルチプレクサ18及び21の各出力がマルチプレク
サ23に入力され、これら入力の一方が選択信号S5により
選択されて出力され、マルチプレクサ19及び22の各出力
がマルチプレクサ24に入力され、これら入力の一方が選
択信号S6により選択されて出力される。マルチプレクサ
23,24の各出力はそれぞれフェイルメモリ25,26に格納さ
れる。
つまり、選択信号S1＝0,S5＝０で1A/TH1がフェイルメ
モリ25に格納され、S2＝1,S6＝０で1B/TH1フェイルメモ
リ26に格納され、S3＝0,S5＝１でIA/TH2がフェイルメモ
リ25に格納され、S4＝1,S6＝１で1B/TH2がフェイルメモ
リ26に格納される。なお、メモリ素子12A,12B,14A,14B
の他の各ピンに対する論理比較結果に対して、同様にマ
ルチプレクサ18,19,21,22,23,24と対応するものが設け
られてフェイルメモリ25,26に格納されるようにされて
いる。
モリ25に格納され、S2＝1,S6＝０で1B/TH1フェイルメモ
リ26に格納され、S3＝0,S5＝１でIA/TH2がフェイルメモ
リ25に格納され、S4＝1,S6＝１で1B/TH2がフェイルメモ
リ26に格納される。なお、メモリ素子12A,12B,14A,14B
の他の各ピンに対する論理比較結果に対して、同様にマ
ルチプレクサ18,19,21,22,23,24と対応するものが設け
られてフェイルメモリ25,26に格納されるようにされて
いる。
「発明が解決しようとする課題」 テストヘッド11,13の一方のみが使用される場合はそ
の使用されているテストヘッドに搭載された二つのメモ
リ素子A,Bに対する各論理比較結果をフェイルメモリ25,
26に同時に格納することができる。しかし２台のテスト
ヘッド11,13が使用される場合は次のような問題が生じ
る。
の使用されているテストヘッドに搭載された二つのメモ
リ素子A,Bに対する各論理比較結果をフェイルメモリ25,
26に同時に格納することができる。しかし２台のテスト
ヘッド11,13が使用される場合は次のような問題が生じ
る。
（ａ） マルチプレクサ23,24で何れかのテストヘッド1
1,13に対するものであるかを選択しているため、両テス
トヘッド11,13の各論理比較結果を出力しようとする
と、テストヘッド11,13のそれぞれについてメモリ素子
A,Bの一方に対する論理比較結果しかフェイルメモリに
格納することしかできない。
1,13に対するものであるかを選択しているため、両テス
トヘッド11,13の各論理比較結果を出力しようとする
と、テストヘッド11,13のそれぞれについてメモリ素子
A,Bの一方に対する論理比較結果しかフェイルメモリに
格納することしかできない。
（ｂ） 一方のテストヘッドの両メモリ素子A,Bに対す
る論理比較結果をフェイルメモリに格納しようとする
と、両テストヘッド11,13の両メモリ素子に対する論理
比較結果をフェイルメモリに格納することができなくな
る。
る論理比較結果をフェイルメモリに格納しようとする
と、両テストヘッド11,13の両メモリ素子に対する論理
比較結果をフェイルメモリに格納することができなくな
る。
「課題を解決するための手段」 この発明によれば第１テストヘッドのｉ番目（ｉ＝1,
2,…Ｎ）のメモリ素子のＩ〜Ｉ＋（Ｎ−１）（Ｉ＝1,1
＋N,1＋2N,…）ピンに対する論理比較結果の論理和が第
１論理和回路でとられ、第１テストヘッドのＮ個のメモ
リ素子の各Ｉ＋ｊ（ｊ＝0,1,2…Ｎ−１）ピンに対する
論理比較結果と、ｊ＋１番目に対する第１論理和回路の
出力ととのＮ＋１個の出力の任意の１つが第１マルチプ
レクサ選択され、第２テストヘッドのｉ番目のメモリ素
子のＩ〜Ｉ＋（Ｎ−１）ピンに対する論理比較結果の論
理和が第２論理和回路でとられ、第２テストヘッドのＮ
個のメモリ素子の各Ｉ＋ｊ（ｊ＝0,1,2,…Ｎ−１）ピン
に対する論理比較結果と、ｊ＋１番目に対する第２論理
和回路の出力とのＮ＋１個の出力の任意の１つが第２マ
ルチプレクサで選択され、Ｎ×Ｎ個の第１、第２マルチ
プレクサの各出力の一方がＮ×Ｎ個の第３マルチプレク
サでそれぞれ選択され、これらＮ×Ｎ個の第３マルチプ
レクサの各出力がそれぞれＮ個のフェイルメモリへ供給
される。
2,…Ｎ）のメモリ素子のＩ〜Ｉ＋（Ｎ−１）（Ｉ＝1,1
＋N,1＋2N,…）ピンに対する論理比較結果の論理和が第
１論理和回路でとられ、第１テストヘッドのＮ個のメモ
リ素子の各Ｉ＋ｊ（ｊ＝0,1,2…Ｎ−１）ピンに対する
論理比較結果と、ｊ＋１番目に対する第１論理和回路の
出力ととのＮ＋１個の出力の任意の１つが第１マルチプ
レクサ選択され、第２テストヘッドのｉ番目のメモリ素
子のＩ〜Ｉ＋（Ｎ−１）ピンに対する論理比較結果の論
理和が第２論理和回路でとられ、第２テストヘッドのＮ
個のメモリ素子の各Ｉ＋ｊ（ｊ＝0,1,2,…Ｎ−１）ピン
に対する論理比較結果と、ｊ＋１番目に対する第２論理
和回路の出力とのＮ＋１個の出力の任意の１つが第２マ
ルチプレクサで選択され、Ｎ×Ｎ個の第１、第２マルチ
プレクサの各出力の一方がＮ×Ｎ個の第３マルチプレク
サでそれぞれ選択され、これらＮ×Ｎ個の第３マルチプ
レクサの各出力がそれぞれＮ個のフェイルメモリへ供給
される。
「実施例」 この発明の実施例をＮ＝４とした場合を説明する。
第１図に示すように、第１テストヘッド11には４個の
被試験メモリ素子121〜124が搭載され、第２テストヘッ
ド13に被試験メモリ素子141〜144が搭載されている。パ
タン発生器15からテストパタンが各メモリ素子121〜1
24,141〜144に与えられ、そのデータがそのアドレスに
書き込まれ、その書き込まれたデータがそれぞれ読み出
され、それぞれ期待値とそれぞれ論理比較回路161〜1
64,171〜174で各ピンごとに論理比較される。これらの
論理比較結果はフェイルメモリに格納されるが、Ｉ（Ｉ
＝1,1＋4,1＋２×4,…）〜Ｉ＋３ピンに対する論理比較
結果をフェイルメモリに格納する部分を第２図〜第９図
に代表して示して説明する。
被試験メモリ素子121〜124が搭載され、第２テストヘッ
ド13に被試験メモリ素子141〜144が搭載されている。パ
タン発生器15からテストパタンが各メモリ素子121〜1
24,141〜144に与えられ、そのデータがそのアドレスに
書き込まれ、その書き込まれたデータがそれぞれ読み出
され、それぞれ期待値とそれぞれ論理比較回路161〜1
64,171〜174で各ピンごとに論理比較される。これらの
論理比較結果はフェイルメモリに格納されるが、Ｉ（Ｉ
＝1,1＋4,1＋２×4,…）〜Ｉ＋３ピンに対する論理比較
結果をフェイルメモリに格納する部分を第２図〜第９図
に代表して示して説明する。
第２図及び第３図に示すように、第１テストヘッド11
のメモリ素子121〜124の各Ｉピンに対する論理比較結果
I1/TH1〜I4/TH1が第１マルチプレクサ181と、182と、18
3と、184とにそれぞれ入力される。第１テストヘッド11
の１番目のメモリ素子121のピンＩ〜Ｉ＋３に対する各
論理比較結果I1/TH1〜（Ｉ＋３）1/TH1の論理和が第１
論理和回路271でとられ、その回路271の出力は第１マル
チプレクサ181〜184にそれぞれ供給される。第１マルチ
プレクサ181は選択信号A1,B1に応じてI1/TH1〜I4/TH1の
何れか１つを選択して出力し、また選択信号OR＝１で第
１論理和回路271の出力を出力し、第１マルチプレクサ1
82は選択信号A2,B2に応じてI1/TH1〜I4/TH1の何れか１
つを選択して出力し、また選択信号OR＝１で第１論理和
回路271の出力を出力し、第１マルチプレクサ183は選択
信号A3,B3に応じI1/TH1〜I4/TH1の何れか１つを選択し
て出力し、また選択信号OR＝１で第１論理和回路271の
出力を出力し、第１マルチプレクサ184は選択信号A4,B4
に応じてI1/TH1〜I4/TH1の何れか１つを選択して出力
し、また選択信号OR＝１で第１論理和回路271の出力を
出力する。
のメモリ素子121〜124の各Ｉピンに対する論理比較結果
I1/TH1〜I4/TH1が第１マルチプレクサ181と、182と、18
3と、184とにそれぞれ入力される。第１テストヘッド11
の１番目のメモリ素子121のピンＩ〜Ｉ＋３に対する各
論理比較結果I1/TH1〜（Ｉ＋３）1/TH1の論理和が第１
論理和回路271でとられ、その回路271の出力は第１マル
チプレクサ181〜184にそれぞれ供給される。第１マルチ
プレクサ181は選択信号A1,B1に応じてI1/TH1〜I4/TH1の
何れか１つを選択して出力し、また選択信号OR＝１で第
１論理和回路271の出力を出力し、第１マルチプレクサ1
82は選択信号A2,B2に応じてI1/TH1〜I4/TH1の何れか１
つを選択して出力し、また選択信号OR＝１で第１論理和
回路271の出力を出力し、第１マルチプレクサ183は選択
信号A3,B3に応じI1/TH1〜I4/TH1の何れか１つを選択し
て出力し、また選択信号OR＝１で第１論理和回路271の
出力を出力し、第１マルチプレクサ184は選択信号A4,B4
に応じてI1/TH1〜I4/TH1の何れか１つを選択して出力
し、また選択信号OR＝１で第１論理和回路271の出力を
出力する。
第２テストヘッド13のメモリ素子141〜144の各Ｉピン
に対する論理比較結果I1/TH2〜I4/TH2が第２マルチプレ
クサ211と、212と、213と、214とにそれぞれ入力され
る。第２のテストヘッド13の１番目のメモリ素子141の
ピンＩ〜Ｉ＋３に対する各論理比較結果I1/TH2/（Ｉ＋
３）1/TH2の論理和が第２論理和回路281でとられ、その
回路281の出力は第２マルチプレクサ211〜214にそれぞ
れ供給される。第２マルチプレクサ211〜214はそれぞれ
選択信号A1,B1〜A4,B4とORとによりそれぞれその各５つ
の入力の１つを選択して出力する。
に対する論理比較結果I1/TH2〜I4/TH2が第２マルチプレ
クサ211と、212と、213と、214とにそれぞれ入力され
る。第２のテストヘッド13の１番目のメモリ素子141の
ピンＩ〜Ｉ＋３に対する各論理比較結果I1/TH2/（Ｉ＋
３）1/TH2の論理和が第２論理和回路281でとられ、その
回路281の出力は第２マルチプレクサ211〜214にそれぞ
れ供給される。第２マルチプレクサ211〜214はそれぞれ
選択信号A1,B1〜A4,B4とORとによりそれぞれその各５つ
の入力の１つを選択して出力する。
第１、第２マルチプレクサ181,211の各出力は第３マ
ルチプレクサ231に入力され、選択信号Ａに応じてその
一方が選択されて出力され、第１、第２マルチプレクサ
182,212の各出力は第３マルチプレクサ232に入力され、
選択信号Ｂに応じてその一方が出力され、第１、第２マ
ルチプレクサ183,213の各出力は第３マルチプレクサ233
に入力され、選択信号Ｃに応じてその一方が出力され、
第１、第２マルチプレクサ184,214の各出力は第３マル
チプレクサ234に入力され、選択信号Ｄに応じてその一
方が出力される。第３マルチプレクサ231〜234の各出力
はそれぞれフェイルメモリ251〜254に格納される。
ルチプレクサ231に入力され、選択信号Ａに応じてその
一方が選択されて出力され、第１、第２マルチプレクサ
182,212の各出力は第３マルチプレクサ232に入力され、
選択信号Ｂに応じてその一方が出力され、第１、第２マ
ルチプレクサ183,213の各出力は第３マルチプレクサ233
に入力され、選択信号Ｃに応じてその一方が出力され、
第１、第２マルチプレクサ184,214の各出力は第３マル
チプレクサ234に入力され、選択信号Ｄに応じてその一
方が出力される。第３マルチプレクサ231〜234の各出力
はそれぞれフェイルメモリ251〜254に格納される。
第４図及び第５図に示すように、第１テストヘッド11
のメモリ素子121〜124の各ピンＩ＋１に対する各論理比
較結果（Ｉ＋１）1/TH1〜（Ｉ＋１）4/TH1がそれぞれ第
１マルチプレクサ185と186と、187と188とへ供給され、
第１テストヘッド11の第２番目のメモリ素子122のピン
Ｉ〜Ｉ＋３に対する各論理比較結果I2/TH1〜（Ｉ＋３）
2/TH1の論理和が第１論理和回路272でとられ、その回路
272の出力が第１マルチプレクサ185〜188へそれぞれ供
給される。第１マルチプレクサ185の５つの入力は選択
信号A1,B1,ORに応じて１つが選択出力され、第１マルチ
プレクサ186の５つの入力は選択信号A2,B2,ORに応じて
１つが選択出力され、同様にして第１マルチプレクサ18
7及び188はそれぞれその５つの入力が選択信号A3,B3,OR
及びA4,B4,ORに応じて各１つを選択出力する。
のメモリ素子121〜124の各ピンＩ＋１に対する各論理比
較結果（Ｉ＋１）1/TH1〜（Ｉ＋１）4/TH1がそれぞれ第
１マルチプレクサ185と186と、187と188とへ供給され、
第１テストヘッド11の第２番目のメモリ素子122のピン
Ｉ〜Ｉ＋３に対する各論理比較結果I2/TH1〜（Ｉ＋３）
2/TH1の論理和が第１論理和回路272でとられ、その回路
272の出力が第１マルチプレクサ185〜188へそれぞれ供
給される。第１マルチプレクサ185の５つの入力は選択
信号A1,B1,ORに応じて１つが選択出力され、第１マルチ
プレクサ186の５つの入力は選択信号A2,B2,ORに応じて
１つが選択出力され、同様にして第１マルチプレクサ18
7及び188はそれぞれその５つの入力が選択信号A3,B3,OR
及びA4,B4,ORに応じて各１つを選択出力する。
第２テストヘッド13のメモリ素子141〜144の各ピンＩ
＋１に対する各論理比較結果（Ｉ＋１）1/TH2〜（Ｉ＋
１）4/TH2が第２マルチプレクサ215と、216と、217と、
218とにそれぞれ供給され、第２テストヘッド13の第２
番目のメモリ素子142のピンＩ〜Ｉ＋３に対する各論理
比較結果I2/TH2〜（Ｉ＋３）2/TH2の論理和が第２論理
和回路282でとれ、この回路282の出力は第２マルチプレ
クサ215〜218へそれぞれ供給される。第２マルチプレク
サ215〜218はそれぞれ選択信号A1,B1,OR〜A4,B4,ORに応
じてその５つの入力の各１つをそれぞれ出力する。
＋１に対する各論理比較結果（Ｉ＋１）1/TH2〜（Ｉ＋
１）4/TH2が第２マルチプレクサ215と、216と、217と、
218とにそれぞれ供給され、第２テストヘッド13の第２
番目のメモリ素子142のピンＩ〜Ｉ＋３に対する各論理
比較結果I2/TH2〜（Ｉ＋３）2/TH2の論理和が第２論理
和回路282でとれ、この回路282の出力は第２マルチプレ
クサ215〜218へそれぞれ供給される。第２マルチプレク
サ215〜218はそれぞれ選択信号A1,B1,OR〜A4,B4,ORに応
じてその５つの入力の各１つをそれぞれ出力する。
第１、第２マルチプレクサ185,215の各出力の一方が
選択信号Ａに応じて第３マルチプレクサ235で選択され
てフェイルメモリ251へ供給され、第１、第２マルチプ
レクサ186,216と187,217と、188,218との各出力の一方
がそれぞれ選択信号B,C,Dに応じて第３マルチプレクサ2
36,237,238でそれぞれ選択されて、それぞれフェイルメ
モリ252,253,254へ供給される。
選択信号Ａに応じて第３マルチプレクサ235で選択され
てフェイルメモリ251へ供給され、第１、第２マルチプ
レクサ186,216と187,217と、188,218との各出力の一方
がそれぞれ選択信号B,C,Dに応じて第３マルチプレクサ2
36,237,238でそれぞれ選択されて、それぞれフェイルメ
モリ252,253,254へ供給される。
第６図及び第７図に示すように、第１テストヘッド11
のメモリ素子121〜124の各ピンＩ＋２に対する論理比較
結果（Ｉ＋２）1/TH1〜（Ｉ＋２）4/TH1が第１マルチプ
レクサ189と、1810と、1811と1812とへそれぞれ供給さ
れ、第１テストヘッド11の第３番目のメモリ素子123の
ピンＩ〜Ｉ＋３に対する各論理比較結果I3/TH1〜（Ｉ＋
３）2/TH1の論理和が第１論理和回路273でとられ、その
回路273の出力が第１マルチプレクサ189〜1812へそれぞ
れ供給される。第１マルチプレクサ189〜1812はそれぞ
れ選択信号A1,B1,OR〜A4,B4,ORに応じてその各５つの入
力各１つをそれぞれ選択して出力する。
のメモリ素子121〜124の各ピンＩ＋２に対する論理比較
結果（Ｉ＋２）1/TH1〜（Ｉ＋２）4/TH1が第１マルチプ
レクサ189と、1810と、1811と1812とへそれぞれ供給さ
れ、第１テストヘッド11の第３番目のメモリ素子123の
ピンＩ〜Ｉ＋３に対する各論理比較結果I3/TH1〜（Ｉ＋
３）2/TH1の論理和が第１論理和回路273でとられ、その
回路273の出力が第１マルチプレクサ189〜1812へそれぞ
れ供給される。第１マルチプレクサ189〜1812はそれぞ
れ選択信号A1,B1,OR〜A4,B4,ORに応じてその各５つの入
力各１つをそれぞれ選択して出力する。
第１テストヘッド13のメモリ素子141〜144の各ピンＩ
＋２に対する論理比較結果（Ｉ＋２）1/TH2〜（Ｉ＋
２）4/TH2が第２マルチプレクサ219と、2110と、2111と
2112とへそれぞれ供給され、第２テストヘッド13の第３
番目のメモリ素子143のピンＩ〜Ｉ＋３に対する各論理
比較結果I3/TH2〜（Ｉ＋３）3/TH2の論理和が第２論理
和回路283でとられ、その回路283の出力が第２マルチプ
レクサ219〜2112へそれぞれ供給される。第２マルチプ
レクサ219〜2112はそれぞれ選択信号A1,B1,OR〜A4,B4,O
Rに応じてその各５つの入力の各１つをそれぞれ選択し
て出力する。
＋２に対する論理比較結果（Ｉ＋２）1/TH2〜（Ｉ＋
２）4/TH2が第２マルチプレクサ219と、2110と、2111と
2112とへそれぞれ供給され、第２テストヘッド13の第３
番目のメモリ素子143のピンＩ〜Ｉ＋３に対する各論理
比較結果I3/TH2〜（Ｉ＋３）3/TH2の論理和が第２論理
和回路283でとられ、その回路283の出力が第２マルチプ
レクサ219〜2112へそれぞれ供給される。第２マルチプ
レクサ219〜2112はそれぞれ選択信号A1,B1,OR〜A4,B4,O
Rに応じてその各５つの入力の各１つをそれぞれ選択し
て出力する。
第１、第２マルチプレクサ189,219と、1810,2110と、
1811,2111と、1812,2112との各出力の一方がそれぞれ選
択信号A,B,C,Dに応じて第３マルチプレクサ239,2310,23
11,2312でそれぞれ選択されてそれぞれフェイルメモリ2
51,252,253,254へ供給される。
1811,2111と、1812,2112との各出力の一方がそれぞれ選
択信号A,B,C,Dに応じて第３マルチプレクサ239,2310,23
11,2312でそれぞれ選択されてそれぞれフェイルメモリ2
51,252,253,254へ供給される。
第８図、第９図に示すように第１テストヘッド11のメ
モリ素子121〜124の各ピンＩ＋３に対する論理比較結果
（Ｉ＋３）1/TH1〜（Ｉ＋３）4/TH1はそれぞれ第１マル
チプレクサ1813と、1814と、1815と、1816と供給され、
第１テストヘッド11の第４番目のメモリ素子124のピン
Ｉ〜Ｉ＋３の各論理比較結果I4/TH1〜（Ｉ＋３）4/TH1
の論理和が第１論理和回路274でとられ、その回路274の
出力はそれぞれ第１マルチプレクサ1813〜1816へ供給さ
れる。第１マルチプレクサ1813〜1816はそれぞれ選択信
号A1,B1,OR〜A4,B4,ORに応じてその５つの入力の各１つ
を選択して出力する。
モリ素子121〜124の各ピンＩ＋３に対する論理比較結果
（Ｉ＋３）1/TH1〜（Ｉ＋３）4/TH1はそれぞれ第１マル
チプレクサ1813と、1814と、1815と、1816と供給され、
第１テストヘッド11の第４番目のメモリ素子124のピン
Ｉ〜Ｉ＋３の各論理比較結果I4/TH1〜（Ｉ＋３）4/TH1
の論理和が第１論理和回路274でとられ、その回路274の
出力はそれぞれ第１マルチプレクサ1813〜1816へ供給さ
れる。第１マルチプレクサ1813〜1816はそれぞれ選択信
号A1,B1,OR〜A4,B4,ORに応じてその５つの入力の各１つ
を選択して出力する。
第２テストヘッド13のメモリ素子141〜144の各ピンＩ
＋３に対する論理比較結果（Ｉ＋３）1/TH2〜（Ｉ＋
４）4/TH2はそれぞれ第２マルチプレクサ2113と、2114
と、2115と、2116とへ供給され、第２テストヘッド13の
第４番目のメモリ素子144のピンＩ〜Ｉ＋３の各論理比
較結果I4/TH2〜（Ｉ＋３）4/TH2の論理和が第２論理和
回路284でとられ、その回路284の出力は第２マルチプレ
クサ2113〜2116へそれぞれ供給される。第２マルチプレ
クサ2113〜2116はそれぞれ選択信号A1,B1,OR〜A4,B4,OR
に応じてその５つの入力の各１つを選択して出力する。
＋３に対する論理比較結果（Ｉ＋３）1/TH2〜（Ｉ＋
４）4/TH2はそれぞれ第２マルチプレクサ2113と、2114
と、2115と、2116とへ供給され、第２テストヘッド13の
第４番目のメモリ素子144のピンＩ〜Ｉ＋３の各論理比
較結果I4/TH2〜（Ｉ＋３）4/TH2の論理和が第２論理和
回路284でとられ、その回路284の出力は第２マルチプレ
クサ2113〜2116へそれぞれ供給される。第２マルチプレ
クサ2113〜2116はそれぞれ選択信号A1,B1,OR〜A4,B4,OR
に応じてその５つの入力の各１つを選択して出力する。
第１、第２マルチプレクサ1813,2113と、1814,21
14と、1815,2115と、1816,2116との各出力の一方が、そ
れぞれ選択信号A,B,C,Dに応じて第３マルチプレクサ23
13,2314,2315,2316でそれぞれ選択されてフェイルメモ
リ251,252,253,254へそれぞれ供給される。
14と、1815,2115と、1816,2116との各出力の一方が、そ
れぞれ選択信号A,B,C,Dに応じて第３マルチプレクサ23
13,2314,2315,2316でそれぞれ選択されてフェイルメモ
リ251,252,253,254へそれぞれ供給される。
以上の構成において、選択信号をA1＝0,B1＝0,OR＝0,
A2＝1,B2＝0,A3＝0,B3＝1,A4＝1,B4＝１とし、更にＡ＝
0,B＝O,C＝0,D＝０とすれば、第１マルチプレクサ181で
I1/TH1が182でI2/TH1が、183でI3/TH1が、184でI4/TH1
が、185で（Ｉ＋１）1/TH1が、186で（Ｉ＋１）2/TH1が
187で（Ｉ＋１）3/TH1が、188で（Ｉ＋１）4/TH1が、18
9で（Ｉ＋２）1/TH1が、1810で（Ｉ＋２）2/TH1が、18
11で（Ｉ＋２）3/TH1が、1812で（Ｉ＋２）4/TH1が、18
13で（Ｉ＋３）1/TH1が、1814で（Ｉ＋３）2/TH1が、18
15で（Ｉ＋３）3/TH1が、1816で（Ｉ＋３）4/TH1がそれ
ぞれ選択され、更に第３マルチプレクサ231〜2316でそ
れぞれ第１テストヘッド11側（第１マルチプレクサ18
側）が選択されるため、フェイルメモリ251にメモリ素
子121のI1/TH1〜（Ｉ＋３）1/TH1が、フェイルメモリ25
2にメモリ素子122のI2/TH1〜（Ｉ＋３）2/TH1が、フェ
イルメモリ253にメモリ素子123のI3/TH1〜（Ｉ＋３）3/
TH1が、フェイルメモリ254にメモリ素子124のI4/TH1〜
（Ｉ＋３）4/TH1が、それぞれ格納される。つまりメモ
リ素子121〜124の各論理比較結果がフェイルメモリ251
〜254にそれぞれ各別に格納される。
A2＝1,B2＝0,A3＝0,B3＝1,A4＝1,B4＝１とし、更にＡ＝
0,B＝O,C＝0,D＝０とすれば、第１マルチプレクサ181で
I1/TH1が182でI2/TH1が、183でI3/TH1が、184でI4/TH1
が、185で（Ｉ＋１）1/TH1が、186で（Ｉ＋１）2/TH1が
187で（Ｉ＋１）3/TH1が、188で（Ｉ＋１）4/TH1が、18
9で（Ｉ＋２）1/TH1が、1810で（Ｉ＋２）2/TH1が、18
11で（Ｉ＋２）3/TH1が、1812で（Ｉ＋２）4/TH1が、18
13で（Ｉ＋３）1/TH1が、1814で（Ｉ＋３）2/TH1が、18
15で（Ｉ＋３）3/TH1が、1816で（Ｉ＋３）4/TH1がそれ
ぞれ選択され、更に第３マルチプレクサ231〜2316でそ
れぞれ第１テストヘッド11側（第１マルチプレクサ18
側）が選択されるため、フェイルメモリ251にメモリ素
子121のI1/TH1〜（Ｉ＋３）1/TH1が、フェイルメモリ25
2にメモリ素子122のI2/TH1〜（Ｉ＋３）2/TH1が、フェ
イルメモリ253にメモリ素子123のI3/TH1〜（Ｉ＋３）3/
TH1が、フェイルメモリ254にメモリ素子124のI4/TH1〜
（Ｉ＋３）4/TH1が、それぞれ格納される。つまりメモ
リ素子121〜124の各論理比較結果がフェイルメモリ251
〜254にそれぞれ各別に格納される。
第２マルチプレクサ211〜2116に対する選択信号A1,B1
〜A4,B4,ORを上述の状態としたまゝ、選択信号Ａ＝1,B
＝1,C＝1,D＝１とすると、第３マルチプレクサ231〜23
16は第２テストヘッド13側（第２マルチプレクサ21側）
を選択するため、フェイルメモリ251にメモリ素子141の
I1/TH2〜（１＋３）1/TH2が、フェイルメモリ252にメモ
リ素子142のI2/TH2〜（Ｉ＋３）2/TH2が、フェイルメモ
リ253にメモリ素子143のI3/TH2〜（Ｉ＋３）3/TH2が、
フェイルメモリ254にメモリ素子144のI4/TH2〜（Ｉ＋
３）4/TH2がそれぞれ格納される。つまりメモリ素子141
〜144の各論理比較結果がフェイルメモリ251〜254にそ
れぞれ各別に格納される。
〜A4,B4,ORを上述の状態としたまゝ、選択信号Ａ＝1,B
＝1,C＝1,D＝１とすると、第３マルチプレクサ231〜23
16は第２テストヘッド13側（第２マルチプレクサ21側）
を選択するため、フェイルメモリ251にメモリ素子141の
I1/TH2〜（１＋３）1/TH2が、フェイルメモリ252にメモ
リ素子142のI2/TH2〜（Ｉ＋３）2/TH2が、フェイルメモ
リ253にメモリ素子143のI3/TH2〜（Ｉ＋３）3/TH2が、
フェイルメモリ254にメモリ素子144のI4/TH2〜（Ｉ＋
３）4/TH2がそれぞれ格納される。つまりメモリ素子141
〜144の各論理比較結果がフェイルメモリ251〜254にそ
れぞれ各別に格納される。
選択信号のA1,B1,A2,B2をそれぞれ０とし、A3,B3,A4,
B4を適当な値とし、Ａ＝0,B＝1,C＝0,D＝１とし、第１
マルチプレクサ181,185,189,1813の各ORを１とし、他の
各ORを０とし、第２マルチプレクサ211,215,219,2113の
各ORを１とし、他の各ORを０とすると、第３マルチプレ
クサ231より第１論理和回路271の出力が出力され、同様
に第３マルチプレクサ235,239,2313よりそれぞれ第１論
理和回路272,273,274,の各出力が出力され、これら第３
マルチプレクサ231,235,239,2313の各出力はフェイルメ
モリ251に格納される。第３マルチプレクサ232から第２
論理和回路281の出力が出力され、第３マルチプレクサ2
36,2310,2314からそれぞれ第２論理和回路282,283,284
の各出力が出力され、第３マルチプレクサ232,236,2
310,2314の各出力はフェイルメモリ252に格納される。
このように第１テストヘッド11のメモリ素子121のI1/TH
1〜（Ｉ＋３）1/TH1の論理和、メモリ素子122のI2/TH1
〜（Ｉ＋３）2/TH1の論理和、メモリ素子123のI3/TH1〜
（Ｉ＋３）3/TH1の論理和、メモリ素子124のI4/TH1〜
（Ｉ＋３）4/TH1の論理和がフェイルメモリ251に格納さ
れ、第２テストヘッド13のメモリ素子141のI1/TH2〜
（Ｉ＋３）1/TH2の論理和、メモリ素子142のI2/TH2〜
（Ｉ＋３）2/TH2の論理和、メモリ素子143のI3/TH2〜
（Ｉ＋３）3/TH2の論理和、メモリ素子144のI4/TH2〜
（Ｉ＋３）4/TH2の論理和がフェイルメモリ252に格納さ
れ、第１、第２テストヘッドの各メモリ素子に対する論
理比較結果を同時、フェイルメモリ251,252に格納する
ことができる。なおこの場合、１個のメモリ素子のピン
Ｉ〜Ｉ＋３に対する論理比較結果の論理和しか知ること
ができず、つまり、各ピンごとの論理比較結果はフェイ
ルメモリに格納されないが、１アドレスでピンＩ〜Ｉ＋
３を同時にアクセスするメモリ素子、この例では１ワー
ド４ビットのメモリ素子については、各１ワード（アド
レス）ごとが誤りがあるか否かを試験すればよく、ビッ
ト（ピン）ごとに誤りがあるか否かを知る必要はない。
B4を適当な値とし、Ａ＝0,B＝1,C＝0,D＝１とし、第１
マルチプレクサ181,185,189,1813の各ORを１とし、他の
各ORを０とし、第２マルチプレクサ211,215,219,2113の
各ORを１とし、他の各ORを０とすると、第３マルチプレ
クサ231より第１論理和回路271の出力が出力され、同様
に第３マルチプレクサ235,239,2313よりそれぞれ第１論
理和回路272,273,274,の各出力が出力され、これら第３
マルチプレクサ231,235,239,2313の各出力はフェイルメ
モリ251に格納される。第３マルチプレクサ232から第２
論理和回路281の出力が出力され、第３マルチプレクサ2
36,2310,2314からそれぞれ第２論理和回路282,283,284
の各出力が出力され、第３マルチプレクサ232,236,2
310,2314の各出力はフェイルメモリ252に格納される。
このように第１テストヘッド11のメモリ素子121のI1/TH
1〜（Ｉ＋３）1/TH1の論理和、メモリ素子122のI2/TH1
〜（Ｉ＋３）2/TH1の論理和、メモリ素子123のI3/TH1〜
（Ｉ＋３）3/TH1の論理和、メモリ素子124のI4/TH1〜
（Ｉ＋３）4/TH1の論理和がフェイルメモリ251に格納さ
れ、第２テストヘッド13のメモリ素子141のI1/TH2〜
（Ｉ＋３）1/TH2の論理和、メモリ素子142のI2/TH2〜
（Ｉ＋３）2/TH2の論理和、メモリ素子143のI3/TH2〜
（Ｉ＋３）3/TH2の論理和、メモリ素子144のI4/TH2〜
（Ｉ＋３）4/TH2の論理和がフェイルメモリ252に格納さ
れ、第１、第２テストヘッドの各メモリ素子に対する論
理比較結果を同時、フェイルメモリ251,252に格納する
ことができる。なおこの場合、１個のメモリ素子のピン
Ｉ〜Ｉ＋３に対する論理比較結果の論理和しか知ること
ができず、つまり、各ピンごとの論理比較結果はフェイ
ルメモリに格納されないが、１アドレスでピンＩ〜Ｉ＋
３を同時にアクセスするメモリ素子、この例では１ワー
ド４ビットのメモリ素子については、各１ワード（アド
レス）ごとが誤りがあるか否かを試験すればよく、ビッ
ト（ピン）ごとに誤りがあるか否かを知る必要はない。
「発明の効果」 以上述べたようにこの発明によれば、１つのメモリ素
子の複数のピンに対する論理比較結果の論理和をとり、
これを選択できるようにしているため、従来と同様に、
１つのテストヘッドの複数のメモリ素子の各ピンごとの
論理比較結果を各別のフェイルメモリに格納することが
できると共に、前記論理和を選択することにより、第
１、第２テストヘッドの各複数のメモリ素子に対する試
験結果を同時に各別のフェイルメモリに格納することが
できる。
子の複数のピンに対する論理比較結果の論理和をとり、
これを選択できるようにしているため、従来と同様に、
１つのテストヘッドの複数のメモリ素子の各ピンごとの
論理比較結果を各別のフェイルメモリに格納することが
できると共に、前記論理和を選択することにより、第
１、第２テストヘッドの各複数のメモリ素子に対する試
験結果を同時に各別のフェイルメモリに格納することが
できる。
第１図はこの発明が適用されるメモリ試験装置の一例を
示すブロック図、第２図乃至第９図はそれぞれ第１、第
２テストヘッドの各複数のメモリ素子の各ピンに対する
論理比較結果のフェイルメモリへの取込みのための選択
回路を示すブロック図、第10図は従来のメモリ試験装置
を示すブロック図、第11図は第１、第２テストヘッドの
各メモリ素子の各ピンに対する論理比較結果のフェイル
メモリへの取込みのための選択回路の従来技術を示すブ
ロック図である。
示すブロック図、第２図乃至第９図はそれぞれ第１、第
２テストヘッドの各複数のメモリ素子の各ピンに対する
論理比較結果のフェイルメモリへの取込みのための選択
回路を示すブロック図、第10図は従来のメモリ試験装置
を示すブロック図、第11図は第１、第２テストヘッドの
各メモリ素子の各ピンに対する論理比較結果のフェイル
メモリへの取込みのための選択回路の従来技術を示すブ
ロック図である。
Claims (1)
- 【請求項１】第１テストヘッドのＮ個（Ｎは２以上の整
数）の被試験メモリ素子にそれぞれテストパタンを印加
し、その各出力をピンごとに期待値と論理比較し、第２
テストヘッドのＮ個の被試験メモリ素子にそれぞれテス
トパタンを印加し、その各出力をピンごとに期待値と論
理比較する半導体メモリ試験装置において、 上記第１テストヘッドのｉ番目（ｉ＝1,2,…Ｎ）のメモ
リ素子のＩ〜Ｉ＋（Ｎ−１）（Ｉ＝1,1＋N,1＋2N,…）
ピンに対する論理比較結果の論理和をとるＮ個の第１論
理和回路と、 上記第１テストヘッドのＮ個のメモリ素子の各Ｉ＋ｊ
（ｊ＝0,1,2…Ｎ−１）ピンに対する論理比較結果と、
ｊ＋１番目に対する上記第１論理和回路の出力とが供給
され、これらＮ＋１個の入力中の任意の１つを選択して
出力するＮ×Ｎ個の第１マルチプレクサと、 上記第２テストヘッドのｉ番目のメモリ素子のＩ〜Ｉ＋
（Ｎ−１）ピンに対する論理比較結果の論理和をとるＮ
個の第２論理和回路と、 上記第２テストヘッドのＮ個のメモリ素子の各Ｉ＋ｊピ
ンに対する論理比較結果と、ｊ＋１番目に対する上記第
２論理和回路の出力とが供給され、これらＮ＋１個の入
力中の任意の１つを選択して出力するＮ×Ｎ個の第２マ
ルチプレクサと、 上記Ｎ×Ｎ個の第１、第２マルチプレクサの各出力の一
方を選択するＮ×Ｎ個の第３マルチプレクサと、 これらＮ×Ｎ個の第３マルチプレクサの出力がそれぞれ
供給されるＮ個のフェイルメモリと、 を具備する半導体メモリ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004095A JP2831767B2 (ja) | 1990-01-10 | 1990-01-10 | 半導体メモリ試験装置 |
| EP19910100112 EP0437218A3 (en) | 1990-01-10 | 1991-01-02 | Semiconductor memory tester |
| US07/637,323 US5216673A (en) | 1990-01-10 | 1991-01-03 | Semiconductor memory tester |
| KR1019910000104A KR950001292B1 (ko) | 1990-01-10 | 1991-01-07 | 반도체 메모리 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004095A JP2831767B2 (ja) | 1990-01-10 | 1990-01-10 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209183A JPH03209183A (ja) | 1991-09-12 |
| JP2831767B2 true JP2831767B2 (ja) | 1998-12-02 |
Family
ID=11575235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004095A Expired - Fee Related JP2831767B2 (ja) | 1990-01-10 | 1990-01-10 | 半導体メモリ試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5216673A (ja) |
| EP (1) | EP0437218A3 (ja) |
| JP (1) | JP2831767B2 (ja) |
| KR (1) | KR950001292B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69505806T2 (de) * | 1994-04-29 | 1999-05-12 | Texas Instruments Inc., Dallas, Tex. | Verfahren und vorrichtung zur prüfung eines speichers mit einer parallelen block-schreib-operation |
| US5682472A (en) * | 1995-03-17 | 1997-10-28 | Aehr Test Systems | Method and system for testing memory programming devices |
| US5610925A (en) * | 1995-03-27 | 1997-03-11 | Advantest Corporation | Failure analyzer for semiconductor tester |
| JP2991138B2 (ja) * | 1996-12-09 | 1999-12-20 | 日本電気株式会社 | メモリｌｓｉの不良解析方法 |
| DE19921756A1 (de) * | 1998-05-13 | 1999-11-25 | Advantest Corp | Speichertestvorrichtung und Datenselektionsschaltkreis |
| JP4156726B2 (ja) * | 1998-10-16 | 2008-09-24 | 株式会社アドバンテスト | 高速パターン生成方法及び装置並びにメモリ試験装置 |
| US6405333B1 (en) * | 1999-03-31 | 2002-06-11 | Teradyne, Inc. | Fail array memory control circuit with selective input disable |
| US6694461B1 (en) * | 1999-07-26 | 2004-02-17 | Ati International Srl | System and method for testing integrated memories |
| US6868513B1 (en) * | 2000-10-26 | 2005-03-15 | International Business Machines Corporation | Automated multi-device test process and system |
| US6757209B2 (en) * | 2001-03-30 | 2004-06-29 | Intel Corporation | Memory cell structural test |
| JP4241157B2 (ja) * | 2003-04-16 | 2009-03-18 | 株式会社アドバンテスト | 試験装置 |
| US7239971B2 (en) * | 2004-04-16 | 2007-07-03 | Formfactor, Inc. | Method and apparatus for calibrating communications channels |
| JP2022117853A (ja) * | 2021-02-01 | 2022-08-12 | パナソニックＩｐマネジメント株式会社 | 診断回路、電子デバイス及び診断方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180898A (ja) * | 1983-03-31 | 1984-10-15 | Hitachi Ltd | 不良ビット救済方法 |
| DE3685078D1 (de) * | 1985-09-09 | 1992-06-04 | Hitachi Ltd | Speicherpruefgeraet. |
| JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| US4730318A (en) * | 1986-11-24 | 1988-03-08 | International Business Machines Corporation | Modular organized storage tester |
| US5025205A (en) * | 1989-06-22 | 1991-06-18 | Texas Instruments Incorporated | Reconfigurable architecture for logic test system |
-
1990
- 1990-01-10 JP JP2004095A patent/JP2831767B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-02 EP EP19910100112 patent/EP0437218A3/en not_active Withdrawn
- 1991-01-03 US US07/637,323 patent/US5216673A/en not_active Expired - Lifetime
- 1991-01-07 KR KR1019910000104A patent/KR950001292B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209183A (ja) | 1991-09-12 |
| EP0437218A2 (en) | 1991-07-17 |
| KR950001292B1 (ko) | 1995-02-15 |
| US5216673A (en) | 1993-06-01 |
| EP0437218A3 (en) | 1992-04-29 |
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