JP2823397B2 - 位相ロックループ - Google Patents
位相ロックループInfo
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- JP2823397B2 JP2823397B2 JP3271083A JP27108391A JP2823397B2 JP 2823397 B2 JP2823397 B2 JP 2823397B2 JP 3271083 A JP3271083 A JP 3271083A JP 27108391 A JP27108391 A JP 27108391A JP 2823397 B2 JP2823397 B2 JP 2823397B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- potential
- voltage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、基準クロックに対して
発振クロックを同期させる位相ロックループに関するも
ので、特に、発振周波数の安定化に関する。
発振クロックを同期させる位相ロックループに関するも
ので、特に、発振周波数の安定化に関する。
【０００２】
【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。
【０００３】図４は、受信側の機器で伝送信号を受ける
インターフェイス回路の構成を示すブロック図である。
送信側の機器から伝送されてくる伝送信号ＤINは、受信
回路１に取り込まれ、この受信回路１から復調回路２に
入力される。伝送信号ＤINは、例えばＥＩＡＪ（日本電
子機械工業会）のフォーマットに従い、４ビットの固定
信号部分及び２８ビットのデータ部分で構成され、これ
らの３２ビットの信号が連続している。受信回路１で
は、バイフェーズ符号に変調された伝送信号ＤINのデー
タ部分のビットの切り換わりが検波され、その切り換わ
りのタイミングに一致したクロックＤＣＫが取り出され
る。このクロックＤＣＫは、位相ロックループ３に入力
されてクロックＤＣＫに同期したクロックＢＣＫを発生
するように構成される。復調回路２は、伝送信号ＤINに
同期したクロックＢＣＫに基づき、伝送信号ＤINに対し
て各ビットのパリティチェックやオーディオ機器に対応
するフォーマットへの復調等の処理を施し、伝送信号Ｄ
INに同期した所望のフォーマットのオーディオ信号Ｄ
OUTを次段の回路に出力する。
インターフェイス回路の構成を示すブロック図である。
送信側の機器から伝送されてくる伝送信号ＤINは、受信
回路１に取り込まれ、この受信回路１から復調回路２に
入力される。伝送信号ＤINは、例えばＥＩＡＪ（日本電
子機械工業会）のフォーマットに従い、４ビットの固定
信号部分及び２８ビットのデータ部分で構成され、これ
らの３２ビットの信号が連続している。受信回路１で
は、バイフェーズ符号に変調された伝送信号ＤINのデー
タ部分のビットの切り換わりが検波され、その切り換わ
りのタイミングに一致したクロックＤＣＫが取り出され
る。このクロックＤＣＫは、位相ロックループ３に入力
されてクロックＤＣＫに同期したクロックＢＣＫを発生
するように構成される。復調回路２は、伝送信号ＤINに
同期したクロックＢＣＫに基づき、伝送信号ＤINに対し
て各ビットのパリティチェックやオーディオ機器に対応
するフォーマットへの復調等の処理を施し、伝送信号Ｄ
INに同期した所望のフォーマットのオーディオ信号Ｄ
OUTを次段の回路に出力する。
【０００４】逆に、送信側の機器では、そのオーディオ
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインター
フェイス回路によれば、受信側機器において、伝送信号
ＤINに同期し、且つ各オーディオ機器に対応するフォー
マットのオーディオ信号ＤOUTを得られることになるた
め、オーディオ機器間で信号のフォーマットが異なって
いる場合でも、信号の伝送が可能になる。
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインター
フェイス回路によれば、受信側機器において、伝送信号
ＤINに同期し、且つ各オーディオ機器に対応するフォー
マットのオーディオ信号ＤOUTを得られることになるた
め、オーディオ機器間で信号のフォーマットが異なって
いる場合でも、信号の伝送が可能になる。
【０００５】図５は、インターフェイス回路に採用され
る位相ロックループ３の構成を示すブロック図である。
クロックＤＣＫとクロックＢＣＫとの位相を比較する位
相比較器１０は、位相検波部１１及びチャージポンプ１
２からなり、基準となるクロックＤＣＫに対してクロッ
クＢＣＫが進んでいる場合に、接地側のＭＯＳトランジ
スタをオンさせて接地電位を発生し、逆に遅れている場
合には、電源側のＭＯＳトランジスタをオンさせて電源
電位を発生するように構成される。この位相比較器１０
の出力ＰＤは、ローパスフィルタ（ＬＰＦ）１３を通
し、制御電圧ＶCとして電圧制御発振器（ＶＣＯ）１４
に供給される。従って、クロックＢＣＫがクロックＤＣ
Ｋに対して進んだり遅れたりすると、それを打ち消すよ
うにＶＣＯ１４の発振が制御され、ＶＣＯ１４の発振、
即ちクロックＢＣＫがクロックＤＣＫに同期することに
なる。
る位相ロックループ３の構成を示すブロック図である。
クロックＤＣＫとクロックＢＣＫとの位相を比較する位
相比較器１０は、位相検波部１１及びチャージポンプ１
２からなり、基準となるクロックＤＣＫに対してクロッ
クＢＣＫが進んでいる場合に、接地側のＭＯＳトランジ
スタをオンさせて接地電位を発生し、逆に遅れている場
合には、電源側のＭＯＳトランジスタをオンさせて電源
電位を発生するように構成される。この位相比較器１０
の出力ＰＤは、ローパスフィルタ（ＬＰＦ）１３を通
し、制御電圧ＶCとして電圧制御発振器（ＶＣＯ）１４
に供給される。従って、クロックＢＣＫがクロックＤＣ
Ｋに対して進んだり遅れたりすると、それを打ち消すよ
うにＶＣＯ１４の発振が制御され、ＶＣＯ１４の発振、
即ちクロックＢＣＫがクロックＤＣＫに同期することに
なる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ような位相ロックループ３においては、位相比較器１０
の出力ＰＤをＶＣＯ１４に帰還する帰還路の時定数、即
ち、位相比較器１０の出力ＰＤを受けてＶＣＯ１４に与
えるＬＰＦ１３の時定数が比較的小さく設定される。こ
れは、位相ロックループ３の立ち上がりを速くしてイン
ターフェイス回路が伝送信号ＤINの周波数の変動に追従
しやすくするためであり、これにより伝送信号ＤINの周
波数の切り換わりに対応できるようになっている。
ような位相ロックループ３においては、位相比較器１０
の出力ＰＤをＶＣＯ１４に帰還する帰還路の時定数、即
ち、位相比較器１０の出力ＰＤを受けてＶＣＯ１４に与
えるＬＰＦ１３の時定数が比較的小さく設定される。こ
れは、位相ロックループ３の立ち上がりを速くしてイン
ターフェイス回路が伝送信号ＤINの周波数の変動に追従
しやすくするためであり、これにより伝送信号ＤINの周
波数の切り換わりに対応できるようになっている。
【０００７】しかしながら、帰還路の時定数が小さい位
相ロックループ３は、位相比較器１０の出力ＰＤ含まれ
る微小なジッタが帰還路で十分に吸収されないため、Ｖ
ＣＯ１４の発振にもジッタが含まれることになる。従っ
て、クロックＢＣＫの周波数が安定せず、結果的に、復
調回路２での伝送信号ＤINの復調処理にエラーが発生す
る虞れがある。
相ロックループ３は、位相比較器１０の出力ＰＤ含まれ
る微小なジッタが帰還路で十分に吸収されないため、Ｖ
ＣＯ１４の発振にもジッタが含まれることになる。従っ
て、クロックＢＣＫの周波数が安定せず、結果的に、復
調回路２での伝送信号ＤINの復調処理にエラーが発生す
る虞れがある。
【０００８】そこで本発明は、位相ロックループ３のＶ
ＣＯ１４の発振を安定化し、周波数変動の少ないクロッ
クＢＣＫを得ることを目的とする。
ＣＯ１４の発振を安定化し、周波数変動の少ないクロッ
クＢＣＫを得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするとこ
は、一定周期の第１のクロックと電圧制御発振回路が発
振する第２のクロックとの位相差に基づいて上記電圧制
御発振回路の発振周波数を変動させ、上記第１のクロッ
クに対して上記第２のクロックを同期させる位相ロック
ループにおいて、上記位相比較器は、第１のクロックと
第２のクロックとの位相差を検波する位相検波部と、こ
の位相検波部の検波出力に応じて、所定の電位差を有す
る２電位から何れか一方の電位を取り出す出力部と、上
記位相検波部が検知した位相差が一定期間内となったと
きに上記出力部に与える上記２電位の電位差を小さく設
定する制御手段と、を備えたことにある。
解決するためになされたもので、その特徴とするとこ
は、一定周期の第１のクロックと電圧制御発振回路が発
振する第２のクロックとの位相差に基づいて上記電圧制
御発振回路の発振周波数を変動させ、上記第１のクロッ
クに対して上記第２のクロックを同期させる位相ロック
ループにおいて、上記位相比較器は、第１のクロックと
第２のクロックとの位相差を検波する位相検波部と、こ
の位相検波部の検波出力に応じて、所定の電位差を有す
る２電位から何れか一方の電位を取り出す出力部と、上
記位相検波部が検知した位相差が一定期間内となったと
きに上記出力部に与える上記２電位の電位差を小さく設
定する制御手段と、を備えたことにある。
【００１０】
【作用】本発明によれば、位相ロックループの電圧制御
発振器が発振する第２のクロックが、基準となる第１の
クロックに同期した後に、位相比較器の出力部に与えら
れる電位差が小さく設定されるため、位相比較器の出力
の波高値が小さくなり、帰還路に設けられるローパスフ
ィルタによって高周波成分が容易に除去される。このた
め、電圧制御発振器に与えられる制御電圧が安定し、電
圧制御発振器の発振のジッタ成分が抑圧される。
発振器が発振する第２のクロックが、基準となる第１の
クロックに同期した後に、位相比較器の出力部に与えら
れる電位差が小さく設定されるため、位相比較器の出力
の波高値が小さくなり、帰還路に設けられるローパスフ
ィルタによって高周波成分が容易に除去される。このた
め、電圧制御発振器に与えられる制御電圧が安定し、電
圧制御発振器の発振のジッタ成分が抑圧される。
【００１１】
【実施例】図１は、本発明の位相ロックループの構成を
示すブロック図である。位相比較器２０は、クロックＤ
ＣＫとクロックＢＣＫとの位相差を検波する位相検波部
２１、この位相検波部２１の２つの出力ＰＤａ、ＰＤｂ
に応じて所定の電位を取り出して出力する出力部２２、
及び位相検波部２１の出力ＰＤａ、ＰＤｂを出力部２２
のＭＯＳトランジスタＴa1、Ｔa2、Ｔb1、Ｔ 2に選択的
に与えるセレクタ２３ａ、２３ｂで構成される。位相検
波部２１は、クロックＤＣＫに対してクロックＢＣＫの
位相を検波し、クロックＢＣＫが遅れた期間に対応して
ローレベルとなる出力ＰＤａと、クロックＢＣＫが進ん
だ期間に対応してハイレベルとなる出力ＰＤｂを出力す
る。この出力ＰＤａ、ＰＤｂは、それぞれセレクタ２３
ａ、２３ｂから出力部２２のＰチャンネル型ＭＯＳトラ
ンジスタＴa1、Ｔa2及びＮチャンネル型ＭＯＳトランジ
スタＴb1、Ｔb2のゲートに選択的に供給される。また、
Ｐチャンネル型ＭＯＳトランジスタＴa1、Ｔa2及びＮチ
ャンネル型ＭＯＳトランジスタＴb1、Ｔb2のソースに
は、電源電圧を分圧する抵抗Ｒから得られる電位Ｖa1、
Ｖa2、Ｖb1、Ｖb2（Ｖa1＞Ｖa2＞Ｖb1＞Ｖb2）がそれぞ
れ与えられる。従って、後述する位相差計測部２４から
与えられる選択パルスＳＬＣに応答して、クロックＤＣ
ＫとクロックＢＣＫとの位相差が大きいとき、即ち、位
相ロックループがロックしていない状態にあるときには
電位Ｖa1、Ｖb1が出力ＰＤａ、ＰＤｂに応じて取り出さ
れ、位相ロックループがロックした状態にあるときには
電位Ｖa2、Ｖb2が出力ＰＤａ、ＰＤｂに応じて取り出さ
れて位相比較器２０の出力ＰＤが作成される。
示すブロック図である。位相比較器２０は、クロックＤ
ＣＫとクロックＢＣＫとの位相差を検波する位相検波部
２１、この位相検波部２１の２つの出力ＰＤａ、ＰＤｂ
に応じて所定の電位を取り出して出力する出力部２２、
及び位相検波部２１の出力ＰＤａ、ＰＤｂを出力部２２
のＭＯＳトランジスタＴa1、Ｔa2、Ｔb1、Ｔ 2に選択的
に与えるセレクタ２３ａ、２３ｂで構成される。位相検
波部２１は、クロックＤＣＫに対してクロックＢＣＫの
位相を検波し、クロックＢＣＫが遅れた期間に対応して
ローレベルとなる出力ＰＤａと、クロックＢＣＫが進ん
だ期間に対応してハイレベルとなる出力ＰＤｂを出力す
る。この出力ＰＤａ、ＰＤｂは、それぞれセレクタ２３
ａ、２３ｂから出力部２２のＰチャンネル型ＭＯＳトラ
ンジスタＴa1、Ｔa2及びＮチャンネル型ＭＯＳトランジ
スタＴb1、Ｔb2のゲートに選択的に供給される。また、
Ｐチャンネル型ＭＯＳトランジスタＴa1、Ｔa2及びＮチ
ャンネル型ＭＯＳトランジスタＴb1、Ｔb2のソースに
は、電源電圧を分圧する抵抗Ｒから得られる電位Ｖa1、
Ｖa2、Ｖb1、Ｖb2（Ｖa1＞Ｖa2＞Ｖb1＞Ｖb2）がそれぞ
れ与えられる。従って、後述する位相差計測部２４から
与えられる選択パルスＳＬＣに応答して、クロックＤＣ
ＫとクロックＢＣＫとの位相差が大きいとき、即ち、位
相ロックループがロックしていない状態にあるときには
電位Ｖa1、Ｖb1が出力ＰＤａ、ＰＤｂに応じて取り出さ
れ、位相ロックループがロックした状態にあるときには
電位Ｖa2、Ｖb2が出力ＰＤａ、ＰＤｂに応じて取り出さ
れて位相比較器２０の出力ＰＤが作成される。
【００１２】そして、出力ＰＤは、図５と同様にしてＬ
ＰＦ１３を通して制御電圧ＶCとしてＶＣＯ１４に供給
され、ＶＣＯ１４は、制御電圧ＶCに応じた周波数のク
ロックＢＣＫを発生して位相ロックループに出力とす
る。図２は、位相差計測部２４の構成を示すブロック図
で、図３は、その動作を説明するタイミング図である。
ＰＦ１３を通して制御電圧ＶCとしてＶＣＯ１４に供給
され、ＶＣＯ１４は、制御電圧ＶCに応じた周波数のク
ロックＢＣＫを発生して位相ロックループに出力とす
る。図２は、位相差計測部２４の構成を示すブロック図
で、図３は、その動作を説明するタイミング図である。
【００１３】この位相差計測部２４は、位相検波部２１
の出力ＰＤa、ＰＤbを受け、その立ち上がり及び立ち下
がりのタイミングを検知するエッジ検波回路２５及びク
ロックＤＣＫより十分に周期の短いクロックＨＣＫカウ
ントするカウンタ２６及びカウンタ２６のカウント値を
デコードするデコーダ２７により構成される。エッジ検
出回路２５は、出力ＰＤaの立ち下がり及び出力ＰＤbの
立ち上がりにタイミングを設定するリセットパルスＲＳ
と、出力ＰＤaの立ち上がり及び出力ＰＤbの立ち下がり
にタイミングを設定するストップパルスＳＴとを発生す
る。カウンタ２６は、リセットパルスＲＳのタイミング
でリセットされてクロックＨＣＫをカウントし、ストッ
プパルスＳＴのタイミングでカウント動作を停止してカ
ウント値をデコーダ２７に出力する。これにより、リセ
ットパルスＲＳからストップパルスＳＴまでの期間にカ
ウンタ２６がカウントするクロック数によりクロックＤ
ＣＫとクロックＢＣＫとの位相差が表される。デコーダ
２７は、特定の値に対してカウンタ２６のカウント値の
大小を判定し、位相差が特定の範囲に収まったか否かを
検知する。そこで、クロックＤＣＫとクロックＢＣＫと
の位相差が特定範囲内にあるときに、セレクタ２３ａ、
２３ｂの選択をＭＯＳトランジスタＴa2、Ｔb2側に設定
する選択パルスＳＬを作成してセレクタ２３ａ、２３ｂ
に供給するように構成される。
の出力ＰＤa、ＰＤbを受け、その立ち上がり及び立ち下
がりのタイミングを検知するエッジ検波回路２５及びク
ロックＤＣＫより十分に周期の短いクロックＨＣＫカウ
ントするカウンタ２６及びカウンタ２６のカウント値を
デコードするデコーダ２７により構成される。エッジ検
出回路２５は、出力ＰＤaの立ち下がり及び出力ＰＤbの
立ち上がりにタイミングを設定するリセットパルスＲＳ
と、出力ＰＤaの立ち上がり及び出力ＰＤbの立ち下がり
にタイミングを設定するストップパルスＳＴとを発生す
る。カウンタ２６は、リセットパルスＲＳのタイミング
でリセットされてクロックＨＣＫをカウントし、ストッ
プパルスＳＴのタイミングでカウント動作を停止してカ
ウント値をデコーダ２７に出力する。これにより、リセ
ットパルスＲＳからストップパルスＳＴまでの期間にカ
ウンタ２６がカウントするクロック数によりクロックＤ
ＣＫとクロックＢＣＫとの位相差が表される。デコーダ
２７は、特定の値に対してカウンタ２６のカウント値の
大小を判定し、位相差が特定の範囲に収まったか否かを
検知する。そこで、クロックＤＣＫとクロックＢＣＫと
の位相差が特定範囲内にあるときに、セレクタ２３ａ、
２３ｂの選択をＭＯＳトランジスタＴa2、Ｔb2側に設定
する選択パルスＳＬを作成してセレクタ２３ａ、２３ｂ
に供給するように構成される。
【００１４】以上の構成によると、クロックＤＣＫとク
ロックＢＣＫとの位相差が小さくなり、位相ロックルー
プがロックした状態となると、位相比較器２０の出力部
２２から取り出される２電位の電位差が縮小されるた
め、出力ＰＤの波高値が小さくなり、この出力ＰＤの高
周波成分がＬＰＦ１３により吸収されやすくなる。な
お、本実施例においては、位相比較器２０の出力部２２
のＭＯＳトランジスタを２段構成としたが、段階的に異
なる電位が与えられる３対以上のＭＯＳトランジスタを
並列接続すれば、出力部２２の駆動能力を３段階以上に
変更できるように構成することもできる。
ロックＢＣＫとの位相差が小さくなり、位相ロックルー
プがロックした状態となると、位相比較器２０の出力部
２２から取り出される２電位の電位差が縮小されるた
め、出力ＰＤの波高値が小さくなり、この出力ＰＤの高
周波成分がＬＰＦ１３により吸収されやすくなる。な
お、本実施例においては、位相比較器２０の出力部２２
のＭＯＳトランジスタを２段構成としたが、段階的に異
なる電位が与えられる３対以上のＭＯＳトランジスタを
並列接続すれば、出力部２２の駆動能力を３段階以上に
変更できるように構成することもできる。
【００１５】また、このような位相ロックループは、イ
ンターフェイス回路に限らず、周波数シンセサイザや各
種同期信号の発生に利用することもできる。
ンターフェイス回路に限らず、周波数シンセサイザや各
種同期信号の発生に利用することもできる。
【００１６】
【発明の効果】本発明によれば、基本となるクロックの
周波数の変化に機敏に追従する位相ロックループの動作
を損なうことなく、位相ロックループがロックした後に
電圧制御発振器の発振するクロックの周波数を安定化さ
せることができるため、発振するクロックのジッタが抑
圧され、常に安定した周波数のクロックを供給すること
ができる。
周波数の変化に機敏に追従する位相ロックループの動作
を損なうことなく、位相ロックループがロックした後に
電圧制御発振器の発振するクロックの周波数を安定化さ
せることができるため、発振するクロックのジッタが抑
圧され、常に安定した周波数のクロックを供給すること
ができる。
【図１】本発明の位相ロックループの構成を示すブロッ
ク図である。
ク図である。
【図２】位相差計測部の構成を示すブロック図である。
【図３】回路動作を説明するタイミング図である。
【図４】従来のインターフェイス回路の構成を示すブロ
ック図である。
ック図である。
【図５】従来の位相ロックループの構成を示す図であ
る。
る。
１ 受信回路 ２ 復調回路 ３ 位相ロックループ １０ 位相比較器 １１、２１ 位相検波部 １２、２２ 出力部 １３ ローパスフィルタ ２３ａ、２３ｂ セレクタ ２４ 位相差計測部 ２５ エッジ検波回路 ２６ カウンタ ２７ デコーダ
Claims (2)
- 【請求項１】 制御電圧に応じて発振周波数を変動させ
る電圧制御発振器と、一定周期の第１のクロックと上記
電圧制御発振器から出力される第２のクロックとの位相
を比較する位相比較器と、この位相比較器の出力を制御
電圧として上記電圧制御発振器に帰還する帰還路と、上
記位相比較器の比較動作に基づいて上記第１のクロック
と上記第２のクロックとの位相差を計測する計測部と、
を備え、上記位相比較器は、上記第１のクロックと上記
第２のクロックとの位相差を検波する位相検波部と、電
源接地間に複数の抵抗が直列に接続され、各接続点から
第１の電位差を有する第１及び第２の電位を供給すると
共に、上記第１の電位差よりも小さい第２の電位差を有
する第３及び第４の電位を供給する抵抗列と、上記第１
のクロックと上記第２のクロックとの位相差が所定の範
囲を超えているとき上記位相検波部の検波出力に応答し
て上記第１の電位または上記第２の電位を取り出し、上
記第１のクロックと上記第２のクロックとの位相差が所
定の範囲内にあるとき上記位相検波部の検波出力に応答
して上記第３の電位または上記第４の電位を取り出す出
力部と、を含むことを特徴とする位相ロックループ。 - 【請求項２】 上記計測部は、上記位相検波部の検波出
力に応答して上記第２のクロックの周期よりも短い周期
でカウント動作するカウンタと、このカウンタのカウン
ト値が所定の値を超えるか否か応じて上記出力部に選択
指示を与えるデコーダと、を含むことを特徴とする請求
項１に記載の位相ロックループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271083A JP2823397B2 (ja) | 1991-10-18 | 1991-10-18 | 位相ロックループ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271083A JP2823397B2 (ja) | 1991-10-18 | 1991-10-18 | 位相ロックループ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110424A JPH05110424A (ja) | 1993-04-30 |
| JP2823397B2 true JP2823397B2 (ja) | 1998-11-11 |
Family
ID=17495135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271083A Expired - Lifetime JP2823397B2 (ja) | 1991-10-18 | 1991-10-18 | 位相ロックループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823397B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793574B2 (ja) * | 1986-10-03 | 1995-10-09 | 松下電器産業株式会社 | 多モ−ドｐｌｌ回路 |
-
1991
- 1991-10-18 JP JP3271083A patent/JP2823397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110424A (ja) | 1993-04-30 |
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