JP2822710B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 238000000034 method Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＭＯＳトランジスタにより形成された複数の基本単
位回路を縦続接続した構成の半導体集積回路に関する。
特にＭＯＳトランジスタにより形成された複数の基本単
位回路を縦続接続した構成の半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路を用いたシステム
の性能は飛躍的に向上し、それに伴ない、搭載される半
導体集積回路にも、より優れた性能が要求されてきてい
る。その中で、スタチックランダムアクセスメモリ（以
下ＳＲＡＭと記す）を例に取れば、スーパーコンピュー
タのメインメモリ等に用途が拡大するにつれて、特に動
作スピードへの要求が急速に高まってきている。
の性能は飛躍的に向上し、それに伴ない、搭載される半
導体集積回路にも、より優れた性能が要求されてきてい
る。その中で、スタチックランダムアクセスメモリ（以
下ＳＲＡＭと記す）を例に取れば、スーパーコンピュー
タのメインメモリ等に用途が拡大するにつれて、特に動
作スピードへの要求が急速に高まってきている。
【０００３】この動作スピードの要求を実現するには、
半導体集積回路を形成するＭＯＳトランジスタの応答時
間を高速化することが必要であるが、従来はＭＯＳトラ
ンジスタのスケートリングによる入力ゲート容量の軽減
や電流駆動能力の向上等のプロセス技術による改善が主
であった。
半導体集積回路を形成するＭＯＳトランジスタの応答時
間を高速化することが必要であるが、従来はＭＯＳトラ
ンジスタのスケートリングによる入力ゲート容量の軽減
や電流駆動能力の向上等のプロセス技術による改善が主
であった。
【０００４】このプロセス技術による改善の一方で、回
路技術の改善による高速化が動作スピードの向上には必
要であるが、従来応答時間の高速化の根幹であるＭＯＳ
トランジスタのゲート長，ゲート幅等の設計手法には明
確な手法が明示されておらず、シミュレーション等によ
り試行錯誤的に定められていた。
路技術の改善による高速化が動作スピードの向上には必
要であるが、従来応答時間の高速化の根幹であるＭＯＳ
トランジスタのゲート長，ゲート幅等の設計手法には明
確な手法が明示されておらず、シミュレーション等によ
り試行錯誤的に定められていた。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、高速化をはかるために、プロセス技術やシ
ミュレーション等による試行錯誤的な設計手段によりＭ
ＯＳトランジスタのサイズを決定する構成となっている
ので、論理的に裏付けられた最高速の半導体集積回路を
得ることができないという問題があり、また所定の性能
を得るまでに時間がかかるという欠点があった。
集積回路は、高速化をはかるために、プロセス技術やシ
ミュレーション等による試行錯誤的な設計手段によりＭ
ＯＳトランジスタのサイズを決定する構成となっている
ので、論理的に裏付けられた最高速の半導体集積回路を
得ることができないという問題があり、また所定の性能
を得るまでに時間がかかるという欠点があった。
【０００６】本発明の目的は、論理的に裏付けられた最
高速のものを容易に得ることができる半導体集積回路を
提供することにある。
高速のものを容易に得ることができる半導体集積回路を
提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、それぞれＭＯＳトランジスタで形成され所定の容量
値の入力容量をもつ入力端と所定の容量値の出力容量を
もつ出力端とを備えたｎ個の単位基本回路を順次縦続接
続したｎ段構成の半導体集積回路において、ｊ段目（ｊ
は１〜ｎの整数）の前記単位基本回路の入力容量の容量
値をＣＧｊ、この単位基本回路の出力容量の容量値とこ
の単位基本回路の出力端に接続する容量のうち（ｊ＋
１）段目の前記単位基本回路の入力容量以外の容量の容
量値との和をＣＬｊ、前記単位基本回路それぞれのファ
ンアウトをＦｊとしたとき、Ｆｊ＝〔ＣＧ（ｊ＋１）＋
ＣＬｊ〕／ＣＧｊ，Ｆ（ｊ＋１）＝Ｆｊ−ＣＬｊ／ＣＧ
ｊなる関係を満足するように、前記単位基本回路それぞ
れの入力端側及び出力端側のＭＯＳトランジスタの寸法
を定めたことを特徴とする。
は、それぞれＭＯＳトランジスタで形成され所定の容量
値の入力容量をもつ入力端と所定の容量値の出力容量を
もつ出力端とを備えたｎ個の単位基本回路を順次縦続接
続したｎ段構成の半導体集積回路において、ｊ段目（ｊ
は１〜ｎの整数）の前記単位基本回路の入力容量の容量
値をＣＧｊ、この単位基本回路の出力容量の容量値とこ
の単位基本回路の出力端に接続する容量のうち（ｊ＋
１）段目の前記単位基本回路の入力容量以外の容量の容
量値との和をＣＬｊ、前記単位基本回路それぞれのファ
ンアウトをＦｊとしたとき、Ｆｊ＝〔ＣＧ（ｊ＋１）＋
ＣＬｊ〕／ＣＧｊ，Ｆ（ｊ＋１）＝Ｆｊ−ＣＬｊ／ＣＧ
ｊなる関係を満足するように、前記単位基本回路それぞ
れの入力端側及び出力端側のＭＯＳトランジスタの寸法
を定めたことを特徴とする。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１０】この実施例は、それぞれＭＯＳトランジス
タで形成され所定の容量値の入力容量ＣＧｊ（ｊは１〜
ｎの整数）をもつ入力端と所定の容量値の出力容量をも
つ出力端とを備えたｎ個の単位基本回路のインバータＩ
Ｖ１〜ＩＶｎを順次縦続接続したｎ段構成となってお
り、各インバータＩＶ１〜ＩＶｎの出力端に、各インバ
ータＩＶ１〜ＩＶｎの出力容量と、これら各インバータ
ＩＶ１〜ＩＶｎの出力端と接続し次段のインバータの入
力容量を除いた容量との和の出力寄生容量ＣＬ１〜ＣＬ
ｎが接続された構成となっている。また、ｊ段目のイン
バータＩＶｊの入力容量ＣＧｊの容量値を記号と同じＣ
Ｇｊ、出力寄生容量ＣＬｊの容量値を記号と同じＣＬｊ
としたとき、 Ｆｊ＝〔ＣＧ（ｊ＋１）＋ＣＬｊ〕／ＣＧｊ … （１ａ） Ｆ（ｊ＋１）＝Ｆｊ−ＣＬｊ／ＣＧｊ … （１ｂ） なる関係を満足するように各インバータＩＶ１〜ＩＶｎ
の入力端側及び出力端側のＭＯＳトランジスタの寸法を
定めた構成となっている。
タで形成され所定の容量値の入力容量ＣＧｊ（ｊは１〜
ｎの整数）をもつ入力端と所定の容量値の出力容量をも
つ出力端とを備えたｎ個の単位基本回路のインバータＩ
Ｖ１〜ＩＶｎを順次縦続接続したｎ段構成となってお
り、各インバータＩＶ１〜ＩＶｎの出力端に、各インバ
ータＩＶ１〜ＩＶｎの出力容量と、これら各インバータ
ＩＶ１〜ＩＶｎの出力端と接続し次段のインバータの入
力容量を除いた容量との和の出力寄生容量ＣＬ１〜ＣＬ
ｎが接続された構成となっている。また、ｊ段目のイン
バータＩＶｊの入力容量ＣＧｊの容量値を記号と同じＣ
Ｇｊ、出力寄生容量ＣＬｊの容量値を記号と同じＣＬｊ
としたとき、 Ｆｊ＝〔ＣＧ（ｊ＋１）＋ＣＬｊ〕／ＣＧｊ … （１ａ） Ｆ（ｊ＋１）＝Ｆｊ−ＣＬｊ／ＣＧｊ … （１ｂ） なる関係を満足するように各インバータＩＶ１〜ＩＶｎ
の入力端側及び出力端側のＭＯＳトランジスタの寸法を
定めた構成となっている。
【００１１】各段の応答時間Ｔｊ（Ｔ１〜Ｔｎ）は、各
インバータＩＶ１〜ＩＶｎの入力容量と電流駆動能力等
で決まる正の定数α，βを用いて Ｔｊ＝αＦｊ＋β … （２） で定義される。
インバータＩＶ１〜ＩＶｎの入力容量と電流駆動能力等
で決まる正の定数α，βを用いて Ｔｊ＝αＦｊ＋β … （２） で定義される。
【００１２】以下、図１に示されたｎ段のインバータの
総応答時間Ｔｐｄの最小値を求める。
総応答時間Ｔｐｄの最小値を求める。
【００１３】まず各段の入力容量ＣＧｊは（１ａ）式に
より ＣＧｎ＝ＣＬｎ／Ｆｎ ＣＧ（ｎ−１）＝〔ＣＧｎ＋ＣＬ（ｎ−１）〕／Ｆ（ｎ−１） ＝ＣＬｎ／〔Ｆｎ×Ｆ（ｎ−１）〕＋ＣＬ（ｎ−１）／Ｆ（ｎ−１） ＣＧ（ｎ−２）＝〔ＣＧ（ｎ−１）＋ＣＬ（ｎ−２）〕／Ｆ（ｎ−２） ＝ＣＬｎ／〔Ｆｎ×Ｆ（ｎ−１）×Ｆ（ｎ−２）〕 ＋ＣＬ（ｎ−１）／〔Ｆ（ｎ−１）×Ｆ（ｎ−２）〕 ＋ＣＬ（ｎ−２）／Ｆ（ｎ−２） 一般に、 ＣＧｊ＝ＣＬｎ／（Ｆｎ×…×Ｆｊ） ＋ＣＬ（ｎ−１）／〔Ｆ（ｎ−１）×…×Ｆｊ〕＋ＣＬｊ／Ｆｊ … （３） で示される。
より ＣＧｎ＝ＣＬｎ／Ｆｎ ＣＧ（ｎ−１）＝〔ＣＧｎ＋ＣＬ（ｎ−１）〕／Ｆ（ｎ−１） ＝ＣＬｎ／〔Ｆｎ×Ｆ（ｎ−１）〕＋ＣＬ（ｎ−１）／Ｆ（ｎ−１） ＣＧ（ｎ−２）＝〔ＣＧ（ｎ−１）＋ＣＬ（ｎ−２）〕／Ｆ（ｎ−２） ＝ＣＬｎ／〔Ｆｎ×Ｆ（ｎ−１）×Ｆ（ｎ−２）〕 ＋ＣＬ（ｎ−１）／〔Ｆ（ｎ−１）×Ｆ（ｎ−２）〕 ＋ＣＬ（ｎ−２）／Ｆ（ｎ−２） 一般に、 ＣＧｊ＝ＣＬｎ／（Ｆｎ×…×Ｆｊ） ＋ＣＬ（ｎ−１）／〔Ｆ（ｎ−１）×…×Ｆｊ〕＋ＣＬｊ／Ｆｊ … （３） で示される。
【００１４】ここで総応答時間Ｔｂｄは（２）式より Ｔｐｄ＝α（Ｆ１＋…＋Ｆｎ）＋ｎβ … （４） で示され、（４）式を最小にするには
【００１５】
【００１６】及び
【００１７】
【００１８】を満たすＦｊ（Ｆ１〜Ｆｎ）を求めれば良
い。
い。
【００１９】そこで、（３）式を変形すると、 Ｆｊ＝｛ＣＬｎ／〔Ｆｎ×…×Ｆ（ｊ＋１）〕＋ＣＬ（ｎ−１）／ 〔Ｆ（ｎ−１）×…×Ｆ（ｊ＋１）〕 ＋ＣＬ（ｊ＋１）／Ｆ（ｊ＋１）＋ＣＬｊ｝／ＣＧｊ … （７） となり、かつ、これを（４）式に代入すると Ｔｐｄ＝α〔Ｆｎ＋…＋Ｆ（ｊ＋１） ＋｛ＣＬｎ／（Ｆｎ×…×Ｆ（ｊ＋１）） ＋ＣＬ（ｎ−１）／（Ｆ（ｎ−１）×…×Ｆ（ｊ＋１）〕 ＋…＋ＣＬ（ｊ＋１）／Ｆ（ｊ＋１）＋ＣＬｊ｝／ＣＧｊ＋…＋Ｆ１〕 ＋ｎβ … （８） となる。ここで（５）式，（６）式に従って微分演算を
実行すると各々
実行すると各々
【００２０】
【００２１】となる。（５）式を満たすよう、（９）式
の値を０とし、かつ、（７）式を用いて変形すると α｛１−（Ｆｊ×ＣＧｊ−ＣＬｊ）／〔ＣＧｊ×Ｆ（ｊ
＋１）〕｝＝０‥‥‥‥‥‥（１０） Ｆ（ｊ＋１）＝Ｆｊ−ＣＬｊ／ＣＧｊ‥‥（１１） となる。また（１０）式は正の値である事は明白である
から、総応答時間Ｔｐｄを最小にするには（１１）式を
満たせば良い。
の値を０とし、かつ、（７）式を用いて変形すると α｛１−（Ｆｊ×ＣＧｊ−ＣＬｊ）／〔ＣＧｊ×Ｆ（ｊ
＋１）〕｝＝０‥‥‥‥‥‥（１０） Ｆ（ｊ＋１）＝Ｆｊ−ＣＬｊ／ＣＧｊ‥‥（１１） となる。また（１０）式は正の値である事は明白である
から、総応答時間Ｔｐｄを最小にするには（１１）式を
満たせば良い。
【００２２】よって、本実施例によれば、出力寄生容量
ＣＬｊがある任意の値で定まり、かつ、ｎ段のインバー
タの中で最低２段の入力容量、即ち、ＭＯＳトランジス
タのゲート長，ゲート幅が定まれば、残りの全てのイン
バータのＭＯＳトランジスタのゲート長，ゲート幅（ト
ランジスタサイズ）が、最小応答時間を持つように一義
的に決定できる。
ＣＬｊがある任意の値で定まり、かつ、ｎ段のインバー
タの中で最低２段の入力容量、即ち、ＭＯＳトランジス
タのゲート長，ゲート幅が定まれば、残りの全てのイン
バータのＭＯＳトランジスタのゲート長，ゲート幅（ト
ランジスタサイズ）が、最小応答時間を持つように一義
的に決定できる。
【００２３】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２４】この実施例は、（ｋ−１）段はインバータ
ＩＶ（ｋ−１）の出力端にｍ個のインバータＩＶｋ，Ｉ
Ｖｋ２〜ＩＶｋｍを接続してｍ系統の出力ＯＵＴ，ＯＵ
Ｔ２〜ＯＵＴｍを得るようにしたものである。
ＩＶ（ｋ−１）の出力端にｍ個のインバータＩＶｋ，Ｉ
Ｖｋ２〜ＩＶｋｍを接続してｍ系統の出力ＯＵＴ，ＯＵ
Ｔ２〜ＯＵＴｍを得るようにしたものである。
【００２５】この場合、 Ｆ（ｋ−１）＝〔ＣＧｋ＋ＣＧｋ２＋…＋ＣＧｋｍ＋ＣＬ（ｋ−１）〕／ ＣＧ（ｋ−１） であり、ＣＧｋ＝ＣＧｋ２＝…＝ＣＧｋｍとすると、 Ｆ（ｋ−１）＝〔ｍ・ＣＧｋ＋ＣＬ（ｋ−１）〕／ＣＧ（ｋ−１）…（１２） となる。Ｆ（ｋ−１）以外は第１の実施例と同様であ
る。
る。
【００２６】したがって、本実施例においても、各系統
に対し第１の実施例と同様に、出力寄生容量ＣＬｊがあ
る任意の値で定まり、かつ、ｎ段のインバータの中で最
低２段の入力容量、即ち、ＭＯＳトランジスタのゲート
長，ゲート幅が定まれば、残りの全てのインバータのＭ
ＯＳトランジスタのゲート長，ゲート幅（トランジスタ
サイズが最小時間を持つように一義的に定まる。
に対し第１の実施例と同様に、出力寄生容量ＣＬｊがあ
る任意の値で定まり、かつ、ｎ段のインバータの中で最
低２段の入力容量、即ち、ＭＯＳトランジスタのゲート
長，ゲート幅が定まれば、残りの全てのインバータのＭ
ＯＳトランジスタのゲート長，ゲート幅（トランジスタ
サイズが最小時間を持つように一義的に定まる。
【００２７】
【発明の効果】以上説明したように本発明は、複数段縦
続接続された各単位基本回路の入力容量及び出力寄生容
量が所定の数式を満足するように各単位基本回路の入力
段及び出力段のＭＯＳトランジスタのサイズを決定する
ことにより、論理的に裏付けられた最高速の半導体集積
回路を容易に得ることができる効果がある。
続接続された各単位基本回路の入力容量及び出力寄生容
量が所定の数式を満足するように各単位基本回路の入力
段及び出力段のＭＯＳトランジスタのサイズを決定する
ことにより、論理的に裏付けられた最高速の半導体集積
回路を容易に得ることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
ＣＧ１〜ＣＧｎ，ＣＧｋ２〜ＣＧｋｍ 入力容量 ＣＬ１〜ＣＬｎ 出力寄生容量 ＩＶ１〜ＩＶｎ，ＩＶｋ２〜ＩＶｋｍ インバータ
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/0944 Ｈ０３Ｋ 19/094 Ａ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/08 H01L 21/82
Claims (2)
- 【請求項１】 それぞれＭＯＳトランジスタで形成され
所定の容量値の入力容量をもつ入力端と所定の容量値の
出力容量をもつ出力端とを備えたｎ個の単位基本回路を
順次縦続接続したｎ段構成の半導体集積回路において、
ｊ段目（ｊは１〜ｎの整数）の前記単位基本回路の入力
容量の容量値をＣＧｊ、この単位基本回路の出力容量の
容量値とこの単位基本回路の出力端に接続する容量のう
ち（ｊ＋１）段目の前記単位基本回路の入力容量以外の
容量の容量値との和をＣＬｊ、前記単位基本回路それぞ
れのファンアウトをＦｊとしたとき、Ｆｊ＝〔ＣＧ（ｊ
＋１）＋ＣＬｊ〕／ＣＧｊ，Ｆ（ｊ＋１）＝Ｆｊ−ＣＬ
ｊ／ＣＧｊなる関係を満足するように、前記単位基本回
路それぞれの入力端側及び出力端側のＭＯＳトランジス
タの寸法を定めたことを特徴とする半導体集積回路。 - 【請求項２】 （ｋ−１）段目（ｋは２〜ｎの整数）の
前記単位基本回路の出力端にｋ段目の前記単位基本回路
ｍ個の各入力端が共通接続されてｍ系統の径路が形成さ
れ、これらｍ個の前記単位基本回路の入力容量の合計を
ＣＧｋとし、Ｆｊ＝〔ＣＧ（ｊ＋１）＋ＣＬｊ〕／ＣＧ
ｊ，Ｆ（ｊ＋１）＝Ｆｊ−ＣＬｊ／ＣＧｊなる関係を満
足するように、前記径路それぞれの前記単位基本回路の
入力端側及び出力端側のＭＯＳトランジスタの寸法を定
めた請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212557A JP2822710B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
| US07/935,208 US5305257A (en) | 1991-08-26 | 1992-08-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212557A JP2822710B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555485A JPH0555485A (ja) | 1993-03-05 |
| JP2822710B2 true JP2822710B2 (ja) | 1998-11-11 |
Family
ID=16624664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212557A Expired - Fee Related JP2822710B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305257A (ja) |
| JP (1) | JP2822710B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999010A (en) * | 1997-12-08 | 1999-12-07 | Simplex Solutions, Inc. | Method of measuring interconnect coupling capacitance in an IC chip |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2878713B2 (ja) * | 1989-06-13 | 1999-04-05 | 株式会社東芝 | 半導体記憶装置 |
-
1991
- 1991-08-26 JP JP3212557A patent/JP2822710B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-26 US US07/935,208 patent/US5305257A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 培風館、「超ＬＳＩシステム入門」、Ｃ．ミード、Ｌ．コンウェイ、昭和５７年５月１５日、初版第２刷（菅野卓雄、榊裕之訳）、ｐｐ．１６−１７ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5305257A (en) | 1994-04-19 |
| JPH0555485A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |
|
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