JP2822391B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に電源及びグラン
ドに乗ったノイズによる誤動作が起こりにくい半導体記
憶装置に関する。
ドに乗ったノイズによる誤動作が起こりにくい半導体記
憶装置に関する。
［従来の技術］ 従来、この種の半導体記憶装置は第８図に示したよう
に、メモリセルM00〜M33と、メモリセルM00〜M33を列方
向及び行方向に複数個配列して成るメモリセルアレイ１
と、メモリセルM00〜M33を列方向に接続する複数の列線
D0〜D3と、メモリセルM00〜M33を行方向に接続する複数
の行線W0〜W3と、アドレス信号を入力とし列線D0〜D3を
選択するための列選択回路２と、アドレス信号を入力と
し行線W0〜W3を選択するための行選択回路３と、メモリ
セルアレイ１内の選択されたメモリセルに記憶されたデ
ータを読み出すためのセンスアンプ４と、負荷を駆動す
るためのバッファ５とを有し、メモリセルM00〜M33のグ
ランド配線GCと、列選択回路２のグランド配線GYと、行
選択回路３のグランド配線GXと、センスアンプ４のグラ
ンド配線GS及びバッファ５のグランド配線GOとがグラン
ド端子TGNDに接続され、列選択回路２の電源配線VYと、
行選択回路３の電源配線VXと、センスアンプ４の電源配
線VS及びバッファ５の電源配線VOとが電源端子TVCCに接
続されて構成されている。
に、メモリセルM00〜M33と、メモリセルM00〜M33を列方
向及び行方向に複数個配列して成るメモリセルアレイ１
と、メモリセルM00〜M33を列方向に接続する複数の列線
D0〜D3と、メモリセルM00〜M33を行方向に接続する複数
の行線W0〜W3と、アドレス信号を入力とし列線D0〜D3を
選択するための列選択回路２と、アドレス信号を入力と
し行線W0〜W3を選択するための行選択回路３と、メモリ
セルアレイ１内の選択されたメモリセルに記憶されたデ
ータを読み出すためのセンスアンプ４と、負荷を駆動す
るためのバッファ５とを有し、メモリセルM00〜M33のグ
ランド配線GCと、列選択回路２のグランド配線GYと、行
選択回路３のグランド配線GXと、センスアンプ４のグラ
ンド配線GS及びバッファ５のグランド配線GOとがグラン
ド端子TGNDに接続され、列選択回路２の電源配線VYと、
行選択回路３の電源配線VXと、センスアンプ４の電源配
線VS及びバッファ５の電源配線VOとが電源端子TVCCに接
続されて構成されている。
次にその動作を第９図も参照しながら簡単に説明して
おく。センスアンプ４が第９図に示したように、ドレイ
ンがセンスアンプ出力SOUTにゲートがインバータIN1の
出力にソースがセンスアンプ入力SINに接続されたＮチ
ャンネル型MOSFET N11及び、センスアンプの電源配線V
Sとセンスアンプ出力SOUT間に接続された負荷抵抗RLよ
り成り、インバータIN1の入力がセンスアンプ入力SINに
電源がセンスアンプの電源配線VSにグランドがセンスア
ンプのグランド配線GSに接続されて構成されている場
合、列選択回路２により選択された列配線DSと、行選択
回路３により選択された行線WSの交点に存在する選択さ
れたメモリセルMSがオフしていると、センスアンプ入力
SIN及び選択された列線DSがセンスアンプの動作電圧で
あるインバータIN1の論理しきい値電圧Ｖ＋ｈにバイア
スされると共にインバータIN1の出力はＶ＋ｈ＋VTN（VT
NはＮチャンネル型MOSFETのしきい値電圧）以下とな
り、Ｎチャンネル型MOSFET N11もオフし、負荷抵抗RL
によりセンスアンプ出力SOUTはセンスアンプの電源配線
VSの電位にプルアップされ高レベルが出力される。一
方、選択されたメモリセルMSがオンしていると、センス
アンプ入力SIN及び選択された列線DSがセンスアンプの
動作電圧であるインバータIN1の論理しきい値電圧Ｖ＋
ｈにバイアスされると共にインバータIN1の出力はＶ＋
ｈ＋VTN＋α（例えばα＝0.5V）となり、Ｎチャンネル
型MOSFET N11がオンし、負荷抵抗RL及びＮチャンネル
型MOSFET N11を介して選択されたメモリセルMSに電流
が供給され、負荷抵抗RLで電圧降下して、センスアンプ
出力SOUTからは低レベルが出力される。
おく。センスアンプ４が第９図に示したように、ドレイ
ンがセンスアンプ出力SOUTにゲートがインバータIN1の
出力にソースがセンスアンプ入力SINに接続されたＮチ
ャンネル型MOSFET N11及び、センスアンプの電源配線V
Sとセンスアンプ出力SOUT間に接続された負荷抵抗RLよ
り成り、インバータIN1の入力がセンスアンプ入力SINに
電源がセンスアンプの電源配線VSにグランドがセンスア
ンプのグランド配線GSに接続されて構成されている場
合、列選択回路２により選択された列配線DSと、行選択
回路３により選択された行線WSの交点に存在する選択さ
れたメモリセルMSがオフしていると、センスアンプ入力
SIN及び選択された列線DSがセンスアンプの動作電圧で
あるインバータIN1の論理しきい値電圧Ｖ＋ｈにバイア
スされると共にインバータIN1の出力はＶ＋ｈ＋VTN（VT
NはＮチャンネル型MOSFETのしきい値電圧）以下とな
り、Ｎチャンネル型MOSFET N11もオフし、負荷抵抗RL
によりセンスアンプ出力SOUTはセンスアンプの電源配線
VSの電位にプルアップされ高レベルが出力される。一
方、選択されたメモリセルMSがオンしていると、センス
アンプ入力SIN及び選択された列線DSがセンスアンプの
動作電圧であるインバータIN1の論理しきい値電圧Ｖ＋
ｈにバイアスされると共にインバータIN1の出力はＶ＋
ｈ＋VTN＋α（例えばα＝0.5V）となり、Ｎチャンネル
型MOSFET N11がオンし、負荷抵抗RL及びＮチャンネル
型MOSFET N11を介して選択されたメモリセルMSに電流
が供給され、負荷抵抗RLで電圧降下して、センスアンプ
出力SOUTからは低レベルが出力される。
［発明が解決しようとする問題点］ 上述した従来の半導体記憶装置は、第８図に示したよ
うにセンスアンプ４のグランド配線GS及び電源配線VS
と、バッファ５のグランド配線GO及び電源配線VOがそれ
ぞれグランド端子TGND及び電源端子TVCCに共通接続され
ているので、バッファ５で重い負荷を駆動してグランド
配線GOもしくは電源配線VOに大電流が流れると、グラン
ド端子TGNDとグランドGND間及び電源端子TVCCと電源VCC
間に寄生インピーダンスZGND及びZVCCが存在するため、
第11図に示したようにグランド端子TGND及び電源端子TV
CCにノイズが乗り（△t1及び△t27期間）、そのノイズ
がセンスアンプ４のグランド電線GS及び電源配線VSにも
乗ることによりセンスアンプ４が誤動作するという欠点
がある。
うにセンスアンプ４のグランド配線GS及び電源配線VS
と、バッファ５のグランド配線GO及び電源配線VOがそれ
ぞれグランド端子TGND及び電源端子TVCCに共通接続され
ているので、バッファ５で重い負荷を駆動してグランド
配線GOもしくは電源配線VOに大電流が流れると、グラン
ド端子TGNDとグランドGND間及び電源端子TVCCと電源VCC
間に寄生インピーダンスZGND及びZVCCが存在するため、
第11図に示したようにグランド端子TGND及び電源端子TV
CCにノイズが乗り（△t1及び△t27期間）、そのノイズ
がセンスアンプ４のグランド電線GS及び電源配線VSにも
乗ることによりセンスアンプ４が誤動作するという欠点
がある。
以下、センスアンプ４のグランド配線GS及び電源配線
VSにノイズが乗った場合のセンスアンプ４の動作を簡単
にしておく。まず第11図、△t1の期間においてセンスア
ンプ４のグランド配線GS電位が上昇した場合、第10図
（ａ）に示したようにインバータIN1の論理しきい値電
圧Ｖ＋ｈが上昇し、インバータIN1の出力も上昇するた
め、選択されたメモリセルMSがオフしている場合、オフ
しているべきＮチャンネル型MOSFET N11がオンし、セ
ンスアンプ出力SOUTからは誤った出力である低レベルが
△t1の期間出力される。一方第11図、△t2の期間におい
てセンスアンプ４の電源配線VS電位が下降した場合、第
10図（ｂ）に示したようにインバータIN1の論理しきい
値電圧Ｖ＋ｈが下降し、インバータIN1の出力も下降す
るため、選択されたメモリセルMSがオンしている場合オ
ンしているべきＮチャンネル型MOSFET N11がオフし、
センスアンプ出力SOUTからは誤った出力である高レベル
が△t2の期間出力される。
VSにノイズが乗った場合のセンスアンプ４の動作を簡単
にしておく。まず第11図、△t1の期間においてセンスア
ンプ４のグランド配線GS電位が上昇した場合、第10図
（ａ）に示したようにインバータIN1の論理しきい値電
圧Ｖ＋ｈが上昇し、インバータIN1の出力も上昇するた
め、選択されたメモリセルMSがオフしている場合、オフ
しているべきＮチャンネル型MOSFET N11がオンし、セ
ンスアンプ出力SOUTからは誤った出力である低レベルが
△t1の期間出力される。一方第11図、△t2の期間におい
てセンスアンプ４の電源配線VS電位が下降した場合、第
10図（ｂ）に示したようにインバータIN1の論理しきい
値電圧Ｖ＋ｈが下降し、インバータIN1の出力も下降す
るため、選択されたメモリセルMSがオンしている場合オ
ンしているべきＮチャンネル型MOSFET N11がオフし、
センスアンプ出力SOUTからは誤った出力である高レベル
が△t2の期間出力される。
さらに、列選択回路２のグランド配線GYがグランド端
子TGNDに直接接続されているので、グランド端子TGND電
位の上昇が列選択回路２構成するＮチャンネル型MOSFET
のしきい値電圧以上になると非選択である列線も選択状
態になる誤動作が起こるという欠点があり、また行選択
回路３のグランド配線GXもグランド端子TGNDに直接接続
されているので、グランド端子TGND電位の上昇がメモリ
セルM00〜M33のしきい値電圧以上になると非選択のワー
ド線電位もグランド端子TGND電位と同電位になるため、
非選択であるメモリセルも選択状態になる誤動作が起こ
るという欠点もある。
子TGNDに直接接続されているので、グランド端子TGND電
位の上昇が列選択回路２構成するＮチャンネル型MOSFET
のしきい値電圧以上になると非選択である列線も選択状
態になる誤動作が起こるという欠点があり、また行選択
回路３のグランド配線GXもグランド端子TGNDに直接接続
されているので、グランド端子TGND電位の上昇がメモリ
セルM00〜M33のしきい値電圧以上になると非選択のワー
ド線電位もグランド端子TGND電位と同電位になるため、
非選択であるメモリセルも選択状態になる誤動作が起こ
るという欠点もある。
［発明の従来技術に対する相違点］ 上述した従来の半導体記憶装置に対し、本発明はグラ
ンド端子や電源端子の電位がノイズのために変動して
も、センスアンプ及び列選択回路、行選択回路のグラン
ド配線Ｄやセンスアンプの電源配線電位が変動しないと
いう相違点を有する。
ンド端子や電源端子の電位がノイズのために変動して
も、センスアンプ及び列選択回路、行選択回路のグラン
ド配線Ｄやセンスアンプの電源配線電位が変動しないと
いう相違点を有する。
［問題点を解決するための手段］ 本発明の半導体記憶装置は、グランド端子に接続され
たバッファ用グランド配線を有するバッファと、グラン
ド端子とは抵抗素子を介して接続されたセンスアンプ用
グランド配線を持つセンスアンプと、各メモリセルのグ
ランド端子に共通接続され、センスアンプ用グランド配
線と接続されたメモリセル用グランド配線を持つメモリ
セルアレイとを有し、メモリセルアレイ及びセンスアン
プに寄生する寄生容量と抵抗素子の抵抗値との積がバッ
ファで負荷を駆動することによりグランド端子に生じる
ノイズの発生期間よりも長くなるようにしたものであ
る。
たバッファ用グランド配線を有するバッファと、グラン
ド端子とは抵抗素子を介して接続されたセンスアンプ用
グランド配線を持つセンスアンプと、各メモリセルのグ
ランド端子に共通接続され、センスアンプ用グランド配
線と接続されたメモリセル用グランド配線を持つメモリ
セルアレイとを有し、メモリセルアレイ及びセンスアン
プに寄生する寄生容量と抵抗素子の抵抗値との積がバッ
ファで負荷を駆動することによりグランド端子に生じる
ノイズの発生期間よりも長くなるようにしたものであ
る。
また、電源端子に接続されたバッファ用電源配線を有
するバッファと、電源端子とは抵抗素子を介して接続さ
れたセンスアンプ用電源配線を持つセンスアンプとを有
し、センスアンプに寄生する寄生容量と抵抗素子の抵抗
値の積がバッファで負荷を駆動することにより電源端子
に生じるノイズの発生期間よりも長くなるようにしたも
のである。
するバッファと、電源端子とは抵抗素子を介して接続さ
れたセンスアンプ用電源配線を持つセンスアンプとを有
し、センスアンプに寄生する寄生容量と抵抗素子の抵抗
値の積がバッファで負荷を駆動することにより電源端子
に生じるノイズの発生期間よりも長くなるようにしたも
のである。
また、電源端子に接続されたバッファ用電源配線を有
するバッファと、電源端子とは抵抗素子を介して接続さ
れたセンスアンプ用電源配線を持つセンスアンプと、各
メモリセルの電源端子に共通接続され、かつ、センスア
ンプ用電源配線と接続されたメモリセル用電源配線を持
つメモリセルアレイとを有し、メモリセルアレイ及びセ
ンスアンプに寄生する寄生容量と抵抗素子の抵抗値との
積がバッファで負荷を駆動することにより電源端子に生
じるノイズの発生期間よりも長くなるようにしたもので
ある。
するバッファと、電源端子とは抵抗素子を介して接続さ
れたセンスアンプ用電源配線を持つセンスアンプと、各
メモリセルの電源端子に共通接続され、かつ、センスア
ンプ用電源配線と接続されたメモリセル用電源配線を持
つメモリセルアレイとを有し、メモリセルアレイ及びセ
ンスアンプに寄生する寄生容量と抵抗素子の抵抗値との
積がバッファで負荷を駆動することにより電源端子に生
じるノイズの発生期間よりも長くなるようにしたもので
ある。
更に、グランド端子に接続されたバッファ用グランド
配線を有するバッファと、グランド端子とは抵抗素子を
介して接続された列選択用グランド配線を有する列選択
回路と、列選択用グランド配線と接続された行選択用グ
ランド配線を有する行選択回路とを有し、列選択回路及
び行選択回路に寄生する寄生容量と抵抗素子の抵抗値と
の積がバッファで負荷を駆動することによりグランド端
子に生じるノイズの発生期間よりも長くなるようにした
ものである。
配線を有するバッファと、グランド端子とは抵抗素子を
介して接続された列選択用グランド配線を有する列選択
回路と、列選択用グランド配線と接続された行選択用グ
ランド配線を有する行選択回路とを有し、列選択回路及
び行選択回路に寄生する寄生容量と抵抗素子の抵抗値と
の積がバッファで負荷を駆動することによりグランド端
子に生じるノイズの発生期間よりも長くなるようにした
ものである。
［実施例］ 次に、本発明に次いて図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図であり、メ
モリセルM00〜M33とメモリセルM00〜M33を列方向及び行
方向に複数個配列して成るメモリセルアレイ１と、メモ
リセルM00〜M33を列方向に接続する複数の列線D0〜D3
と、メモリセルM00〜M33を列方向に接続する複数の行線
W0〜W3と、アドレス信号を入力とし列線D0〜D3を選択す
るための列選択回路２と、アドレス信号を入力とし行線
W0〜W3を選択するための行選択回路３と、メモリセルア
レイ１内の選択されたメモリセルに記載されたデータを
読み出すためのセンスアンプ４と、負荷を駆動するため
のバッファ５を有する半導体記憶装置において、メモリ
セルアレイ１を構成するメモリセルM00〜M33のグランド
配線GCとセンスアンプ４のグランド配線GSを接続し、第
１の抵抗素子RGSCを介してグランド端子TGNDに接続する
と共に、センスアンプ４の電源配線VSが第３の抵抗素子
RVSを介して電源端子TVCCに接続されている。
モリセルM00〜M33とメモリセルM00〜M33を列方向及び行
方向に複数個配列して成るメモリセルアレイ１と、メモ
リセルM00〜M33を列方向に接続する複数の列線D0〜D3
と、メモリセルM00〜M33を列方向に接続する複数の行線
W0〜W3と、アドレス信号を入力とし列線D0〜D3を選択す
るための列選択回路２と、アドレス信号を入力とし行線
W0〜W3を選択するための行選択回路３と、メモリセルア
レイ１内の選択されたメモリセルに記載されたデータを
読み出すためのセンスアンプ４と、負荷を駆動するため
のバッファ５を有する半導体記憶装置において、メモリ
セルアレイ１を構成するメモリセルM00〜M33のグランド
配線GCとセンスアンプ４のグランド配線GSを接続し、第
１の抵抗素子RGSCを介してグランド端子TGNDに接続する
と共に、センスアンプ４の電源配線VSが第３の抵抗素子
RVSを介して電源端子TVCCに接続されている。
尚、列選択回路に、行選択回路３及びバッファ５のグ
ランド配線GY,GX及びGO、及び電源配線VY,VX及びVOがそ
れぞれグランド端子TGND及び電源端子TVCCに直接接続さ
れ、グランド端子TGNDは寄生インピーダンスZGNDを介し
てグランドGND2、電源端子TVCCは寄生インピーダンスZV
CCを介して電源VCCに接続されている。
ランド配線GY,GX及びGO、及び電源配線VY,VX及びVOがそ
れぞれグランド端子TGND及び電源端子TVCCに直接接続さ
れ、グランド端子TGNDは寄生インピーダンスZGNDを介し
てグランドGND2、電源端子TVCCは寄生インピーダンスZV
CCを介して電源VCCに接続されている。
さらに、メモリセルM00〜M33は第２図（ａ）に示した
ようなＰ型基板上に形成されたＮチャンネル型MOSFETで
構成された横型ROMのメモリセルであれば、メモリセルM
00〜M33のソースＳとグランド配線GCが接続されている
のでメモリセルM00〜M33のグランド配線GCとＰ型基板間
に非常に大きな接合容量CGSC（例えばCGSC＝2000PF）が
存在する。尚CGSCにはセンスアンプを構成するMOSFETの
ソースとＰ型基盤間の接合容量や配線とＰ型基板間の寄
生容量なども含まれている。また、センスアンプ４の電
源配線VSとＰ型基板間にも寄生容量CVSが存在する。
ようなＰ型基板上に形成されたＮチャンネル型MOSFETで
構成された横型ROMのメモリセルであれば、メモリセルM
00〜M33のソースＳとグランド配線GCが接続されている
のでメモリセルM00〜M33のグランド配線GCとＰ型基板間
に非常に大きな接合容量CGSC（例えばCGSC＝2000PF）が
存在する。尚CGSCにはセンスアンプを構成するMOSFETの
ソースとＰ型基盤間の接合容量や配線とＰ型基板間の寄
生容量なども含まれている。また、センスアンプ４の電
源配線VSとＰ型基板間にも寄生容量CVSが存在する。
次にその動作について第３図も参照しながら簡単に説
明しておく。まずバッファ５が重い負荷を駆動してバッ
ファ出力OUTが△t1の期間で高レベルから低レベルに変
化し、バッファ５のグランド配線GOに大電流が流れる
と、グランド端子TGNDとグランドGND間に寄生インピー
ダンスZGNDが存在するため、第３図に示したようにグラ
ンド端子TGNDにノイズが乗る。しかしメモリセルM00〜M
33のグランド配線GCとセンスアンプ４のグランド配線GS
は第１の抵抗素子（RGSC、例えばRGSC＝50Ω）を介して
グランド端子TGNDに接続されており、しかもメモリセル
M00〜M33のグランド配線GCとセンスアンプ４のグランド
配線GSの接続点とＰ型基板間に非常に大きな容量CGSCが
存在しているため、CGSC×RGSC＝2000PF×50Ω＝100N.S
ECなるグランド端子TGNDにノイズが乗っている期間△t1
が10〜20N.SEC以下であれば、メモリセルM00〜M33のグ
ランド配線GC及びセンスアンプ４のグランド配線GSには
ノイズが伝達されないのでセンスアンプ４のグランド配
線GS電位は変動せず、センスアンプ４が誤動作すること
もない。尚、第１の抵抗素子RGSCの抵抗値が50Ω程度で
あれば、メモリセルM00〜M33やセンスアンプ４に悪影響
を与えない。
明しておく。まずバッファ５が重い負荷を駆動してバッ
ファ出力OUTが△t1の期間で高レベルから低レベルに変
化し、バッファ５のグランド配線GOに大電流が流れる
と、グランド端子TGNDとグランドGND間に寄生インピー
ダンスZGNDが存在するため、第３図に示したようにグラ
ンド端子TGNDにノイズが乗る。しかしメモリセルM00〜M
33のグランド配線GCとセンスアンプ４のグランド配線GS
は第１の抵抗素子（RGSC、例えばRGSC＝50Ω）を介して
グランド端子TGNDに接続されており、しかもメモリセル
M00〜M33のグランド配線GCとセンスアンプ４のグランド
配線GSの接続点とＰ型基板間に非常に大きな容量CGSCが
存在しているため、CGSC×RGSC＝2000PF×50Ω＝100N.S
ECなるグランド端子TGNDにノイズが乗っている期間△t1
が10〜20N.SEC以下であれば、メモリセルM00〜M33のグ
ランド配線GC及びセンスアンプ４のグランド配線GSには
ノイズが伝達されないのでセンスアンプ４のグランド配
線GS電位は変動せず、センスアンプ４が誤動作すること
もない。尚、第１の抵抗素子RGSCの抵抗値が50Ω程度で
あれば、メモリセルM00〜M33やセンスアンプ４に悪影響
を与えない。
また、バッファ５が重い負荷を駆動してバッファ出力
OUTが△t2の期間で低レベルから高レベルに変化し、バ
ッファ５の電源配線VOに大電流が流れると、電源端子TV
CCと電源VCC間に寄生インピーダンスZVCCが存在するた
め、第３図に示したように電源端子TVCCにノイズが乗
る。しかし、センスアンプ４の電源配線VSは第３の抵抗
素子RVSを介して電源端子に接続されており、しかもセ
ンスアンプ４の電源配線VSとＰ型基板間に容量CVSが存
在しているため、電源端子TVCCに乗ったノイズがセンス
アンプ４の電源配線VSには伝達されないのでセンスアン
プ４の電源配線VS電位は変動せず、センスアンプ４が誤
動作することもない。
OUTが△t2の期間で低レベルから高レベルに変化し、バ
ッファ５の電源配線VOに大電流が流れると、電源端子TV
CCと電源VCC間に寄生インピーダンスZVCCが存在するた
め、第３図に示したように電源端子TVCCにノイズが乗
る。しかし、センスアンプ４の電源配線VSは第３の抵抗
素子RVSを介して電源端子に接続されており、しかもセ
ンスアンプ４の電源配線VSとＰ型基板間に容量CVSが存
在しているため、電源端子TVCCに乗ったノイズがセンス
アンプ４の電源配線VSには伝達されないのでセンスアン
プ４の電源配線VS電位は変動せず、センスアンプ４が誤
動作することもない。
尚、メモリセルM00〜M33のグランド配線GCとセンスア
ンプ４のグランド配線GSを接続した接続点と、Ｐ型基板
間に第１の容量素子を接続することにより、容量CGSCを
より大きな値としたり、センスアンプ４の電源配線VSと
Ｐ型基板間に第３の容量素子を接続することにより容量
CVSをより大きな値にすれば、さらにノイズが伝達され
にくくなることは明かであり、ここでの説明は省略す
る。
ンプ４のグランド配線GSを接続した接続点と、Ｐ型基板
間に第１の容量素子を接続することにより、容量CGSCを
より大きな値としたり、センスアンプ４の電源配線VSと
Ｐ型基板間に第３の容量素子を接続することにより容量
CVSをより大きな値にすれば、さらにノイズが伝達され
にくくなることは明かであり、ここでの説明は省略す
る。
また、第２図（ａ）に示したメモリセルに限らず、第
２図（ｂ）に示したフローティングゲートFGを有する電
気的に書込可能なメモリセルや、第２図（ｃ）に示した
複数のMOSFETを直列接続して構成された縦型ROMのメモ
リセルなどでも同様の効果があることは明かである。
２図（ｂ）に示したフローティングゲートFGを有する電
気的に書込可能なメモリセルや、第２図（ｃ）に示した
複数のMOSFETを直列接続して構成された縦型ROMのメモ
リセルなどでも同様の効果があることは明かである。
第４図は本発明の第２実施例を示す回路図であり、列
選択回路２のグランド配線GYと行選択回路３のグランド
配線GXを接続し、第２の抵抗素子RGXYを介してグランド
端子TGNDに接続されている。また、列選択回路２のグラ
ンド配線GYと行選択回路３のグランド配線GXの接続点と
Ｐ型基板間に、寄生容量CGXYが存在している。尚、他の
部分は第１図に示した第１実施例と同様であるので、同
一符号を付してここでの説明は省略する。
選択回路２のグランド配線GYと行選択回路３のグランド
配線GXを接続し、第２の抵抗素子RGXYを介してグランド
端子TGNDに接続されている。また、列選択回路２のグラ
ンド配線GYと行選択回路３のグランド配線GXの接続点と
Ｐ型基板間に、寄生容量CGXYが存在している。尚、他の
部分は第１図に示した第１実施例と同様であるので、同
一符号を付してここでの説明は省略する。
上述した第２実施例では第１実施例で述べた効果の他
に第２の抵抗素子RGXY及び寄生容量CGXYが存在している
ため、電源端子TVCCに乗ったノイズが列選択回路２のグ
ランド配線GYや行選択回路３のグランド配線GXに伝達さ
れないので、列選択回路２のグランド配線GY電位や行選
択回路３のグランド配線GX電位は変動せず、非選択の列
線やメモリセルが選択状態になる誤動作が起こらないと
いう効果もある。
に第２の抵抗素子RGXY及び寄生容量CGXYが存在している
ため、電源端子TVCCに乗ったノイズが列選択回路２のグ
ランド配線GYや行選択回路３のグランド配線GXに伝達さ
れないので、列選択回路２のグランド配線GY電位や行選
択回路３のグランド配線GX電位は変動せず、非選択の列
線やメモリセルが選択状態になる誤動作が起こらないと
いう効果もある。
尚、列選択回路２のグランド配線GYと行選択回路３の
グランド配線GXを接続した接続点とＰ型基板間に第２の
容量素子を接続することにより容量CGXYをより大きな値
にすれば、さらにノイズが伝達され難くなるとは明かで
あり、ここで説明は省略する。
グランド配線GXを接続した接続点とＰ型基板間に第２の
容量素子を接続することにより容量CGXYをより大きな値
にすれば、さらにノイズが伝達され難くなるとは明かで
あり、ここで説明は省略する。
第５図は本発明の第３実施例を示す回路図であり、第
６図に示したように、Ｐチャンネル型MOSFET P1及びP2
とＮチャンネル型MOSFET N1,N2,N3及びN4で構成され、
グランド配線GSの他に電源配線VCが存在するメモリセル
R00〜R33でメモリセルアレイ１が構成され、メモリセル
R00〜R33のグランド配線GCとセンスアンプ４のグランド
配線GSを接続し、ゲートに電源VCCが印加されたＮチャ
ンネル型の第１のMOSFET M1を介してグランド端子TGND
に接続され、メモリセルR00〜R33の電源配線VCとセンス
アンプ４の電源配線VSを接続し、ゲートがグランドに接
続されたＰチャンネル型の第３のMOSFET M3を介して電
源端子TVCCに接続されている。第１のMOSFET M1はゲー
トに電源VCCが印加されてオンしているため、抵抗とし
て動作し、第１実施例で用いられている第１の抵抗素子
RGSCと等価なり、従って第１実施例と同様の効果がある
ことは明かであり、ここでは動作の説明を省略する。ま
た、第３のMOSFET M3はゲートがグランドに接続されて
オンしているため抵抗として動作し、さらにメモリセル
R00〜R33の電源配線VCはメモリセルR00〜R33を構成して
いるＰチャンネル型MOSFET P1及びP2のソース及びＮウ
ェルに接続（第７図に示す）されているので、Ｎウェル
とＰ型基板間の接合容量がメモリセルR00〜R33の電源配
線VCとＰ型基板間に存在し、従ってメモリセルR00〜R33
の電源配線VCとセンスアンプ４の電源配線VSを接続した
接続点とＰ型基板間に容量CVSCが存在するため、第１実
施例と同様の効果があるとは明かであり、ここでは動作
の説明を省略する。
６図に示したように、Ｐチャンネル型MOSFET P1及びP2
とＮチャンネル型MOSFET N1,N2,N3及びN4で構成され、
グランド配線GSの他に電源配線VCが存在するメモリセル
R00〜R33でメモリセルアレイ１が構成され、メモリセル
R00〜R33のグランド配線GCとセンスアンプ４のグランド
配線GSを接続し、ゲートに電源VCCが印加されたＮチャ
ンネル型の第１のMOSFET M1を介してグランド端子TGND
に接続され、メモリセルR00〜R33の電源配線VCとセンス
アンプ４の電源配線VSを接続し、ゲートがグランドに接
続されたＰチャンネル型の第３のMOSFET M3を介して電
源端子TVCCに接続されている。第１のMOSFET M1はゲー
トに電源VCCが印加されてオンしているため、抵抗とし
て動作し、第１実施例で用いられている第１の抵抗素子
RGSCと等価なり、従って第１実施例と同様の効果がある
ことは明かであり、ここでは動作の説明を省略する。ま
た、第３のMOSFET M3はゲートがグランドに接続されて
オンしているため抵抗として動作し、さらにメモリセル
R00〜R33の電源配線VCはメモリセルR00〜R33を構成して
いるＰチャンネル型MOSFET P1及びP2のソース及びＮウ
ェルに接続（第７図に示す）されているので、Ｎウェル
とＰ型基板間の接合容量がメモリセルR00〜R33の電源配
線VCとＰ型基板間に存在し、従ってメモリセルR00〜R33
の電源配線VCとセンスアンプ４の電源配線VSを接続した
接続点とＰ型基板間に容量CVSCが存在するため、第１実
施例と同様の効果があるとは明かであり、ここでは動作
の説明を省略する。
さらに上述した第３実施例ではセンスアンプ４の電源
配線VSにメモリセルR00〜R33の電源配線VCが接続されて
いるので容量CVSCは第１実施例（第１図）においてセン
スアンプ４の電源配線VSとＰ型基板間に存在する容量CV
Sよりも大きな値となり、よりノイズを伝達し難くなる
という効果もある。
配線VSにメモリセルR00〜R33の電源配線VCが接続されて
いるので容量CVSCは第１実施例（第１図）においてセン
スアンプ４の電源配線VSとＰ型基板間に存在する容量CV
Sよりも大きな値となり、よりノイズを伝達し難くなる
という効果もある。
尚、メモリセルR00〜R33の電源配線VCとセンスアンプ
４の電源配線VSを接続した接続点とＰ型基板間に第３の
容量を接続することにより容量CVSCをより大きな値にす
れば、さらにノイズが伝達され難くなるとは明かであ
り、ここでの説明は省略する。また、上述した第１、第
２及び第３実施例ではＰ型基板の場合について説明した
がＮ型基板においても同様の効果があるとは明かであ
る。
４の電源配線VSを接続した接続点とＰ型基板間に第３の
容量を接続することにより容量CVSCをより大きな値にす
れば、さらにノイズが伝達され難くなるとは明かであ
り、ここでの説明は省略する。また、上述した第１、第
２及び第３実施例ではＰ型基板の場合について説明した
がＮ型基板においても同様の効果があるとは明かであ
る。
［発明の効果］ 以上説明したように本発明は、グランド端子や電源端
子の電位がノイズのために変動しても、センスアンプ及
び列選択回路、行選択回路のグランド配線電位やセンス
アンプの電源配線電位が変動しないようにすることによ
り、センスアンプの誤動作及び非選択の列線やメモリセ
ルが選択状態になる誤動作を起こらないようにすること
ができる効果がある。
子の電位がノイズのために変動しても、センスアンプ及
び列選択回路、行選択回路のグランド配線電位やセンス
アンプの電源配線電位が変動しないようにすることによ
り、センスアンプの誤動作及び非選択の列線やメモリセ
ルが選択状態になる誤動作を起こらないようにすること
ができる効果がある。
第１図及び第３図は本発明による第１実施例を示す回路
図及びその動作を説明する波形図、第２図（ａ）は横型
ROMのメモリセルを、第２図（ｂ）はフローティングゲ
ートを有する電気的に書き込み可能なメモリセルを、第
２図（ｃ）は縦型ROMのメモリセルをそれぞれ示す断面
図、第４図及び第５図は本発明の第２及び第３実施例を
それぞれ示す回路図、第６図はメモリセルを示す回路
図、第７図はＰチャンネル型MOSFETの断面図、第８図及
び第11図は従来の半導体記憶装置を示す回路図及びその
動作を説明する波形図、第９図はセンスアンプを示す回
路図、第10図（ａ）（ｂ）はインバータの論理しきい値
電圧の変動を説明するグラフである。 M00〜M33,R00〜R33……メモリセル、 １……メモリセルアレイ、 ２……列選択回路、 ３……行選択回路、 ４……センスアンプ、 ５……バッファ、 D0〜▲▼……列線、 W0〜W3……行線、 GC……メモリセルグランド配線、 GY……列選択回路グランド配線、 GX……行選択回路グランド配線、 GS……センスアンプグランド配線、 GO……バッファグランド配線、 VC……メモリセル電源配線、 VY……列選択回路電源配線、 VX……行選択回路電源配線、 VS……センスアンプ電源配線、 VO……バッファ電源配線、 RGSC,RGXY,RVS……第1,第2,第３の抵抗素子、 CGSC,CGXY,CVS,CVSC……容量、 TGND……グランド端子、 TVCC……電源端子、 VCC……電源、 ZGND,ZVCC……寄生インピーダンス、 M1……第１のMOSFET（Ｎチャンネル型）、 M3……第３のMOSFET（Ｐチャンネル型）、 P1,P2……Ｐチャンネル型MOSFET、 N1,N2,N3,N4,N11……Ｎチャンネル型MOSFET、 IN1……インバータ、 RL……負荷抵抗、 SIN……センスアンプ入力、 SOUT……センスアンプ出力、 DS……選択された列線、 WS……選択された行線、 MS……選択されたメモリセル。
図及びその動作を説明する波形図、第２図（ａ）は横型
ROMのメモリセルを、第２図（ｂ）はフローティングゲ
ートを有する電気的に書き込み可能なメモリセルを、第
２図（ｃ）は縦型ROMのメモリセルをそれぞれ示す断面
図、第４図及び第５図は本発明の第２及び第３実施例を
それぞれ示す回路図、第６図はメモリセルを示す回路
図、第７図はＰチャンネル型MOSFETの断面図、第８図及
び第11図は従来の半導体記憶装置を示す回路図及びその
動作を説明する波形図、第９図はセンスアンプを示す回
路図、第10図（ａ）（ｂ）はインバータの論理しきい値
電圧の変動を説明するグラフである。 M00〜M33,R00〜R33……メモリセル、 １……メモリセルアレイ、 ２……列選択回路、 ３……行選択回路、 ４……センスアンプ、 ５……バッファ、 D0〜▲▼……列線、 W0〜W3……行線、 GC……メモリセルグランド配線、 GY……列選択回路グランド配線、 GX……行選択回路グランド配線、 GS……センスアンプグランド配線、 GO……バッファグランド配線、 VC……メモリセル電源配線、 VY……列選択回路電源配線、 VX……行選択回路電源配線、 VS……センスアンプ電源配線、 VO……バッファ電源配線、 RGSC,RGXY,RVS……第1,第2,第３の抵抗素子、 CGSC,CGXY,CVS,CVSC……容量、 TGND……グランド端子、 TVCC……電源端子、 VCC……電源、 ZGND,ZVCC……寄生インピーダンス、 M1……第１のMOSFET（Ｎチャンネル型）、 M3……第３のMOSFET（Ｐチャンネル型）、 P1,P2……Ｐチャンネル型MOSFET、 N1,N2,N3,N4,N11……Ｎチャンネル型MOSFET、 IN1……インバータ、 RL……負荷抵抗、 SIN……センスアンプ入力、 SOUT……センスアンプ出力、 DS……選択された列線、 WS……選択された行線、 MS……選択されたメモリセル。
Claims (7)
- 【請求項１】グランド端子に接続されたバッファ用グラ
ンド配線を有するバッファと、前記グランド端子とは抵
抗素子を介して接続されたセンスアンプ用グランド配線
を持つセンスアンプと、各メモリセルのグランド端子に
共通接続され、前記センスアンプ用グランド配線と接続
されたメモリセル用グランド配線を持つメモリセルアレ
イとを有し、前記メモリセルアレイ及び前記センスアン
プに寄生する寄生容量と前記抵抗素子の抵抗値との積が
前記バッファで負荷を駆動することにより前記グランド
端子に生じるノイズの発生期間よりも長くなるようにし
たことを特徴とする半導体記憶装置。 - 【請求項２】電源端子に接続されたバッファ用電源配線
を有するバッファと、前記電源端子とは抵抗素子を介し
て接続されたセンスアンプ用電源配線を持つセンスアン
プとを有し、前記センスアンプに寄生する寄生容量と前
記抵抗素子の抵抗値との積が前記バッファで負荷を駆動
することにより前記電源端子に生じるノイズの発生期間
よりも長くなるようにしたことを特徴とする半導体記憶
装置。 - 【請求項３】電源端子に接続されたバッファ用電源配線
を有するバッファと、前記電源端子とは抵抗素子を介し
て接続されたセンスアンプ用電源配線を持つセンスアン
プと、各メモリセルの電源端子に共通接続され、かつ、
前記センスアンプ用電源配線と接続されたメモリセル用
電源配線を持つメモリセルアレイとを有し、前記メモリ
セルアレイ及び前記センスアンプに寄生する寄生容量と
前記抵抗素子の抵抗値との積が前記バッファで負荷を駆
動することにより前記電源端子に生じるノイズの発生期
間よりも長くなるようにしたことを特徴とする半導体記
憶装置。 - 【請求項４】前記寄生容量が前記センスアンプを構成す
るMOSFETの拡散層と半導体基板との間に寄生する接合容
量を含むのであることを特徴とする請求項１から３記載
の半導体記憶装置。 - 【請求項５】グランド端子に接続されたバッファ用グラ
ンド配線を有するバッファと、前記グランド端子とは抵
抗素子を介して接続された列選択用グランド配線を有す
る列選択回路と、該列選択用グランド配線と接続された
行選択用グランド配線を有する行選択回路とを有し、前
記列選択回路及び前記行選択回路に寄生する寄生容量と
前記抵抗素子の抵抗値との積が前記バッファで負荷を駆
動することにより前記グランド端子に生じるノイズの発
生期間よりも長くなるようにしたことを特徴とする半導
体記憶装置。 - 【請求項６】前記寄生容量が前記列選択用グランド配線
及び前記行選択用グランド配線と半導体基板との間に寄
生する配線容量を含むものであることを特徴とする請求
項５記載の半導体記憶装置。 - 【請求項７】前記抵抗素子をMOSFETで構成することを特
徴とする請求項１から６記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15874188A JP2822391B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
| EP19890111678 EP0348895B1 (en) | 1988-06-27 | 1989-06-27 | Semiconductor memory device provided with low-noise power supply structure |
| DE1989622659 DE68922659T2 (de) | 1988-06-27 | 1989-06-27 | Halbleiterspeichervorrichtung, die mit einer Niederrausch-Spannungsversorgung ausgestattet ist. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15874188A JP2822391B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029093A JPH029093A (ja) | 1990-01-12 |
| JP2822391B2 true JP2822391B2 (ja) | 1998-11-11 |
Family
ID=15678323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15874188A Expired - Fee Related JP2822391B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822391B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155693A (ja) * | 1990-10-18 | 1992-05-28 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置のデータ出力回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110761A (ja) * | 1974-02-08 | 1975-09-01 | ||
| US4554609A (en) * | 1984-01-05 | 1985-11-19 | Illinois Tool Works Inc. | Transient voltage protector |
| JPS63105518A (ja) * | 1986-10-22 | 1988-05-10 | Nissan Motor Co Ltd | 半導体集積回路 |
-
1988
- 1988-06-27 JP JP15874188A patent/JP2822391B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029093A (ja) | 1990-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |