JPS63105518A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、半導体集積回路に関し、特にＣＭＯ５回路の
ラッチアップを解除する半導体集積回路に関する。

Ｂ、従来の技術 ＣＭＯＳ　Ｉ　Ｃに代表される寄生ｐｎｐｎ接合を有す
る素子では、入力端子に電源雑音などの過電流が流れ続
は素子破壊に至るラッチアップ現象が生ずることがある
。従来の半導体集積回路においては、第３図に示すよう
に、ランチアンプ現象によりＣＭＯ８回路２０に大電流
が流れて焼損するのを防止するため、入力端子２１とＣ
ＭＯ５回路２０との間に抵抗値Ｒの抵抗２２と容量値Ｃ
のコンデンサ２３とで構成されるＣＲフィルタを挿入し
ている。

このような構成の回路では、入力端子２１に加わる電源
電圧の変動をＣＲフィルタの時定数ＣＲで吸収している
。また抵抗２２の抵抗値Ｒを大きくすることでＣＭＯ５
回路２０に流入する電流を制限している。

Ｃ０発明が解決しようとする問題点 しかしながらこのような従来の半導体集積回路では、抵
抗２２によりＣＭＯ８回路２０に流入する電流をある程
度制限してＣＭＯ３回路２０の焼損を防止できるが、Ｃ
ＭＯ５回路２０へは保持電流が流れ続けるのでラッチア
ップを解除できない。従って、ラッチアップを解除する
には電源をオフしなければならないという問題点があっ
た。

本発明は、ラッチアップした回路に流れる保持電流を所
定値以下にしてラッチアップ状態から自動的に復帰させ
る半導体集積回路を提供することを目的としている。

Ｄ０問題点を解決するための手段 本発明は、電源電圧の降下を検知する電源電圧降下検知
回路と、この電源電圧降下検知回路の出力により集積回
路の電ｔＸ電圧を所定時間だけ接地電位にするスイッチ
素子とを具備して構成される。

Ｅ０作用 電源電圧の変動による集積回路のラッチアップを電源電
圧の電圧降下により電源電圧降下検知回路で検知する。

この検知回路の出力で所定時間だけスイッチ素子が作動
し、集積回路の電源電圧が接地レベルとなる。従って、
集積回路に流れる大きな電流はこのスイッチ素子をバイ
パスして流れ、これにより集積回路に流れる電流を保持
電流以下にすることができて集積回路のラッチアップが
解除される。所定時間経過後スイッチ素子が元に復帰す
ると集積回路は通常に動作する。

Ｆ、実施例 一第１の実施例− 第１図において、半導体集積回路１の前段には、抵抗値
Ｒの抵抗２２と容量Ｃのコンデンサ２３とからなるフィ
ルタすなわち平滑化回路が接続されている。この平滑化
回路は、入力端子２１に加わる電源の変動を時定数ＣＲ
で吸収する。また、抵抗２２は、半導体集積回路１のＣ
ＭＯ８回路２がラッチアップしたときに流れる過電流を
制限してＣＭＯ８回路２の焼損を防止する。

半導体集積回路１は、ＣＭＯ３回路２と、それがラッチ
アップしたときに電流をバイパスさせるスイッチ素子す
なわちｎチャンネル型ＭＯＳＦＥＴ　（電界効果トラン
ジスタ）３と、通常時にＭＯ８ＦＥＴ３のゲートに接地
電位を与える抵抗４と、ＣＭＯ３回路２がラッチアップ
したときにＭＯ８ＦＥＴ３をオンさせるための電圧を与
えるコンデンサ５と、コンデンサ５と電源線６とを接続
し、コンデンサ５への充電、放電の時定数を定める抵抗
７と、ＣＭＯ３回路２がラッチアップした場合にオンし
、コンデンサ５の電圧をＭＯ８ＦＥＴ３のゲートに加え
る電源電圧降下検知回路すなわちｐチャンネル型ＭＯ８
ＦＥＴ８とからなる。

なお、ＭＯ８ＦＥＴ８は、ソース電圧が基板電位（電源
電圧）よりも高くなる場合があり、通常のｎ型基板上の
ｐチャンネル型ＭＯ８ＦＥＴではソースから基板に対し
て順方向のバイアス電位が加わり、コンデンサ５に蓄え
られた電荷はｎ型基板に放電してしまうので、ＭＯ８Ｆ
ＥＴ８は、例えばポリシリコン薄膜トランジスタ（ＴＰ
Ｔ）等で構成して基板から絶縁する。

以上のような構成の半導体集積口ｙ＆１の動作について
説明する。

通常時、ＣＭＯ３回路２は少ない消費電力で動作してお
り、半導体集積回路１の電源電圧が十分に高く、ＭＯ８
ＦＥＴ８はオフ状態にありコンデンサ５は抵抗７を介し
て電源電圧に充電されている。ＭＯ８ＦＥＴ８がオフノ
ため、ＭＯ８ＦＥＴ３のゲート電圧は抵抗４により接地
電位となり、ＭＯ５ＦＥＴ３はオフ状態にある。

この状態のときに入力端子２１から何らかの雑音が加わ
り、ＣＭＯ８回路２がラッチアップを起こしＣＭＯ３回
路２に大きな電流が流れると、抵抗２２により電圧降下
が生じ電源電圧すなわち電源線６の電圧が下がる。これ
によりＭＯ８ＦＥＴ８がオンしてコンデンサ５の電位を
ＭＯ８ＦＥＴ３のゲートに加える。ＭＯ８ＦＥＴ３のゲ
ートにコンデンサ５の電位が加わるとＭＯ８ＦＥＴ３は
オン状態になり、ＣＭＯ８回路２に流れていた大きな電
流をバイパスする。これによって、ＣＭＯ８回路２に流
れる電流は保持電流以下になり、ラッチアップ状態が解
除される。次いで、コンデンサ５に蓄えられた電荷は抵
抗４と抵抗７とを介して放電され、ＭＯ８ＦＥＴ３がオ
フする。そして半導体集積回路１の電源電圧すなわち電
源線６の電源電圧が上昇し、通常の動作に復帰する。

次にＭＯ８ＦＥＴ３がオンしＣＭＯ３回路２のラッチア
ップ電流をバイパスする時間について説明する。

コンデンサ２３にはＣＭ　ＯＳ回路２がラッチアップす
る前にコンデンサ２３の容量Ｃと電源電圧値■との積で
定まるｆｆ１ＷｃＶが蓄えられている。

ラッチアップするときこの電荷ＣｖがＣＭＯＳ回路２に
より放電される。従ってこの放電期間にＭＯＳＦＥＴ３
がオンしてＣＭＯＳ回路２に流れる電流を保持電流以下
とするためにはＣＭＯＳ回路２への放電分をＭＯＳＦＥ
Ｔ３へ流す必要があり、この場合には、ＭＯＳＦＥＴ３
は大電流を流すことの可能なトランジスタでなければな
らずチップサイズが大きくなり不利である。そこでコン
デンサ２３が完全に放電した後もＭＯＳＦＥＴ３がオン
になっていれば、ＭＯＳＦＥＴ３としてはＣＭＯＳ回路
２に流れる保持電流以下の電流を流すだけのトランジス
タで良いので、チップサイズは小さくなる。またＣＭＯ
Ｓ回路２がラッチアップしているときに、ＣＭＯＳ回路
２の中の少数キャリアによる蓄積効果により復帰時間が
遅れるので、コンデンサ２３が完全に放電した後、さら
に少数キャリア再結合時間として１〜５０μＳ以上を見
積もる必要がある。従ってこれらの時間をも含めた期間
にわたってＭＯＳＦＥＴ３がオンになるように抵抗４，
７およびコンデンサ５の各位を定めれば、チップサイズ
を極少に設計することが可能となる。

一第２の実施例− 第２図により本発明の第２の実施例を説明するが第１図
と同様の箇所には同一の符号を付してその説明は省略す
る。第２図において、半導体集積回路１１のスイッチ素
子すなわちｎチャンネル型ＭＯＳＦＥＴ３のゲートには
、抵抗１２と電源電圧降下検知回路すなわちｎチャンネ
ル型ＭＯＳＦＥＴ１３のソースとが接続されている。抵
抗１２は、ＭＯＳＦＥＴ１３がオフになるときにコンデ
ンサ５の電位をＭＯＳＦＥＴ３のゲートに加えるための
ものである。また、ＭＯＳＦＥＴ１３のゲートは電源線
６に接続されており、ＭＯＳＦＥＴ１３は、通常はオン
状態に保持されており、電源電圧が降下するとオフにな
るようになっている。

以上のような構成の半導体集積回路１１では、入力端子
２１に雑音等が加わりＣＭＯＳ回路２がラッチアップし
てＣＭＯＳ回路２へ大きな電流が流れると、抵抗２２で
の電圧降下により電源線６の電源電圧が降下し、ＭＯＳ
ＦＥＴ１３をオフにしてコンデンサ５の電源電圧をＭＯ
ＳＦＥＴ３のゲートに加える。これによってＭＯＳＦＥ
Ｔ３はオンされ、ＣＭＯＳ回路２に流れる大きな電流を
ＭＯＳＦＥＴ３にバイパスさせて保持電流以下にし、こ
れによりラッチアップ状態を解除する。

なお、第２の実施例ではＭＯＳＦＥＴ１３としてｎチャ
ンネル型のものを用いているために第１の実施例のよう
にポリシリコン薄膜トランジスタ構造にする必要はない
。

Ｇ０発明の詳細 な説明したように本発明によれば、ラッチアップによる
電源電圧の降下を検知して集積回路の電源電圧を所定時
間だけ接地電位にすることにより、ラッチアップ時の過
電流をバイパスさせて集積回路に流れる電流を保持電流
以下にしたので、ラッチアップ状態を自動的に復帰させ
ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体集積回路の回路
図、第２図は本発明の第２の実施例の半導体集積回路の
回路図、第３図は従来の半導体集積回路の回路図である
。 １：半導体集積回路　　　２　：　ＣＭＯＳ回路３：ス
イッチ素子　４　、７．１２　：抵抗５：コンデンサ　
　　　　６：電源線 ８．１３：電源電圧降下検知回路 特許出願人　　日産自動車株式会社 代理人弁理士　　　永　井　冬　紀 第３図 手続補正書 昭和６２年４月３日

Claims (1)

【特許請求の範囲】
1. 電源電圧の降下を検知する電源電圧降下検知回路と、こ
   の電源電圧降下検知回路の出力により集積回路の電源電
   圧を所定時間だけ接地電位にするスイッチ素子とを具備
   したことを特徴とする半導体集積回路。