JP2816746B2 - シリアルデータ伝送システム - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、先頭にスタートビットを付加した複数ビッ
トからなるシリアルデータを、１ビットのデータ信号幅
に対応した周期のクロック信号と共に所定周期で、かつ
双方向に同一送信タイミングで伝送するシリアルデータ
伝送システムに関するものである。

【従来の技術】

複数のビットから成るデータを送信側から受信側に伝
送する場合、データを複数ビット並列に伝送すれば、そ
の伝送所要時間は短くて良いが、並列の伝送線路を敷設
する必要があるので、伝送線路の敷設空間に余裕がない
工作機械、自動車のエンジンルーム等では、データをシ
リアルに伝送する方法が用いられる。 第４図は、複数ビットからなるデータをシリアルにか
つ双方向に同一の送信タイミングで伝送する従来のシリ
アルデータ伝送システムの最も基本的な構成を示すブロ
ック図であり、第１送受信回路１、第２送受信回路２、
先頭にスタートビットを付加した複数ビットからなるシ
リアルデータSD1を第２送受信回路２に伝送するデータ
伝送線路３、１ビットのデータ信号幅に対応した周期の
クロック信号CLK1を第２送受信回路２に伝送するクロッ
ク伝送線路４と、同じく先頭にスタートビットを付加し
た複数ビットからなるシリアルデータSD2を第１送受信
回路１に伝送するデータ伝送線路５、１ビットのデータ
信号幅に対応した周期のクロック信号CLK2を第１送受信
回路１に伝送するクロック伝送線路６とから構成されて
いる。 シリアルデータSD1,SD2は第５図のデータフォーマッ
ト例に示すように、先頭に１ビット構成のスタートビッ
トSTB（“H"レベル）、その後に８ビットのデータ部Ｄ
が付加された構成である。そして、シリアルデータSD1,
SD2の伝送所要時間をTa,次のシリアルデータSD1,SD2が
伝送されるまでを休止時間Tbとすると、シリアルデータ
SD1,SD2は第６図に示すように、「Ta＋Tb」時間周期で
双方向に同一送信タイミングで順次伝送される。クロッ
ク信号CLKの一周期をｔとすれば、第５図のデータフォ
ーマット例を適用した第６図の伝送形態では、Ta＝9t、
Tb＝5tとなる。 一方、クロック信号CLK1（またはCLK2）とシリアルデ
ータSD1（またはSD2）とは第７図のタイムチャートのよ
うに対応付けられており、シリアルデータSD1（またはS
D2）の各ビットの変化（１→0,0→１）は、クロック信
号CLK1（またはCLK2）をトリガ信号として利用してお
り、クロック信号CLKに同期している。 第１送受信回路１は、第７図のようなタイミング関係
でシリアルデータSD2が伝送されてきたならば、クロッ
ク信号CLK2の立上りに同期して、まず、スタートビット
STBを確認し、次に後続のデータ部Ｄをシフトレジスタ
等に取り込んで８ビットの並列データに変換し、この変
換出力データによって予め定められたデータ処理、ある
いは被制御器の制御等を行なう。 ここで、シリアルデータSD1,SD2の送信タイミングは
同一であることを前提とすると、第１送受信回路１は、
データの送信を開始すると同時に、第２送受信回路２か
らスタートビットSTBを受信し、以後のデータ部Ｄの受
信態勢に移る。これは、第２送受信回路２においても同
様である。 なお、各送受信回路１、２はシステム全体の動作状態
を監視する監視装置７により監視されている。

【発明が解決しようとする課題】

しかしながら、送受信回路1,2に誤動作が生じて次の
シリアルデータSD1,SD2の送信タイミングが遅れた場
合、あるいはクロック伝送線路5,6にノイズ等が重畳し
てクロック信号CLK1,CLK2の周波数が変化すると、同一
タイミングと考えていたシリアルデータの送信タイミン
グと受信タイミングとがずれ、受信タイミングが遅れて
しまうことがある。そして、このような受信タイミング
の遅れが許容範囲を超えてしまうと、スタートビットST
Bを確認できないので、後続のデータ部Ｄは無視される
ものとなり、データ部Ｄの内容に基づく処理や制御がで
きなくなったり、制御誤りが生じ、システムの信頼性を
低下させるという問題があった。 本発明は上記のような事情に鑑みなされたもので、シ
リアルデータの受信タイミングの遅れに起因する伝送異
常を検出し、システムの信頼性の低下を防止することが
できるシリアルデータの伝送システムを提供することを
目的とする。

【課題を解決するための手段】

上記目的を達成するために本発明は、先頭にスタート
ビットを付加した複数ビットからなるシリアルデータ
を、１ビットのデータ信号幅に対応した周期のクロック
信号と共に所定周期で、かつ双方向に同一送信タイミン
グで伝送するシリアルデータ伝送システムにおいて、伝
送相手から受信したシリアルデータのスタートビットの
受信タイミングを検出するスタートビット受信タイミン
グ検出回路と、伝送相手へのシリアルデータの送信タイ
ミングに対して前記スタートビット受信タイミング検出
回路が検出したスタートビットの受信タイミングが許容
範囲内であるが否かを判定し、許容範囲を超えている時
は伝送異常信号をシステムの動作状態を監視している監
視装置等に出力する判定回路とから成る伝送異常検出装
置を設けた。

【作用】

上記構成によれば、伝送相手へのシリアルデータの送
信タイミングに対して相手からのスタートビットの受信
タイミングが許容範囲を超えている時は伝送異常信号が
判定回路から出力されるので、監視装置等に復旧対策を
行なわせる等の処置によってシステムの信頼性が低下す
るのを防止することができる。

【実施例】

以下、本発明を図面に基づいて詳細に説明する。 第１図は、本発明のシリアルデータ伝送システムの全
体構成を示すブロック図であり、従来構成に対して、第
２送受信回路２側に伝送異常検出回路８を新たに設けて
いる。 この伝送異常検出回路８は、第２図に詳細構成の一実
施例を示しているように、第２送受信回路２の伝送相手
である第１送受信回路１から送信されたシリアルデータ
SD1を受信し、そのスタートビットSTBを受信タイミング
を検出するスタートビット受信タイミング検出回路（以
下、検出回路と略記）80と、第１送受信回路１へのシリ
アルデータSD2の送信タイミングに対して前記検出回路8
0が検出したスタートビットSTBの受信タイミングが許容
範囲内であるか否かを判定し、許容範囲を超えている時
は伝送異常検出信号ALMをシステムの動作状態を監視し
ている監視装置７等に出力する判定回路81ととから構成
されている。 そして、検出回路80には、シリアルデータSD1および
クロック信号CLK1,CLK2、信号RST,RFTが入力されてい
る。 なお、信号RSTは第２送受信回路２の受信回路部がス
タートビットSTBを受信したことを表す信号、信号SFTは
第２送受信回路２の送信回路部に設けられた並列／直列
変換用シフトレジスタに対し並列８ビットのデータのシ
リアルデータへの変換開始を許可する信号である。 前記検出回路80は、クロック信号CLK1を反転するイン
バータ800、信号RSTを受信したことによりセットされる
フリップフロップ801、スタートビットSTBを受信した後
のクロック信号CLK1をカウントする３ビットカウンタ80
2、フリップフロップ801がセットされているときのみク
ロック信号CLK1を通過させるアンドゲート803、カウン
タ802のカウント値が「４」になった時に“L"レベルの
信号を出力するインバータ804、前記信号RSTが発生され
た後に次のスタートビットSTBが何時受信されたかを記
憶しておくシフトレジスタ806、このシフトレジスタ806
にシフトロックを入力するアンドゲート807とから構成
されている。 前記判定回路81は、信号SFTが立上ることによってセ
ットされるフリップフロップ810、フリップフロップ810
のセット出力Ｑをクロック信号CLK2で順次にシフトする
フリップフロップ811,818,812,813、フリップフロップ8
12のセット出力Ｑとフリップフロップ810のセット出力
Ｑとの論理積を求め、その論理積信号を異常判定用タイ
ミング信号TMG（以下、タイミング信号という）として
出力するアンドゲート815、シフトレジスタ806の出力信
号により、スタートビットSTBの受信タイミングが許容
範囲内である時は“L"レベル、許容範囲を超えている時
は“H"レベルの信号を出力するノアゲート816、このノ
アゲート816の出力信号をアンゲート815の出力TMGによ
って取り込み、セット出力Ｑから伝送異常検出信号ALM
を出力するフリップフロップ817とから構成されてい
る。 なお、シリアルデータSD1,SD2は第５図に示すよう
に、「Ta＋Tb」時間周期で双方向に同一送信タイミング
で順次伝送され、Ta＝9t、Tb＝5tであるものとする。 次に、上記回路の動作を第３図のタイムチャートを参
照して説明する。なお、フリップフロップ801、810〜81
3、817、818、カウンタ802、シフトレジスタ806は電源
投入時に初期化される。 まず、第１送受信回路１から第５図〜第７図に示した
形態でシリアルデータSD1およびクロック信号CLK1が送
信されると、伝送異常検出回路８および第２送受信回路
２はシリアルデータSD1およびクロック信号CLK1を受信
する。同時に、第２送受信回路２から同じ形態でシリア
ルデータSD2が送信され、第１送受信回路１がシリアル
データSD2およびクロック信号CLK2を受信する。 この時、データ伝送線路３、クロック伝送線路４が正
常であれば、第２送受信回路２および伝送異常検出回路
８は、第２送受信回路２のデータ送信タイミングと同一
タイミングで第１送受信回路１からのシリアルデータSD
1を受信する。 例えば、シリアルデータSD1の８ビット構成のデータ
部Ｄが「00000000」あったとすると、第３図（ａ）に示
すようなクロック信号CLK1が受信され、また第３図
（ｃ）に示すようにスタートビットSTBのみが“H"レベ
ルとなっているシリアルデータSD1が受信される。 受信されたシリアルデータSD1はシフトレジスタ806の
データ端子に入力されるが、アンドゲート807が閉じて
いるため、シフトレジスタ806には取り込まれない。 一方、第２送受信回路２は第３図（ｂ）に示すような
クロック信号CLK2を出力する。 しかし、第２送受信回路２の受信回路部は、受信した
シリアルデータSD1の先頭のスタートビットSTBを確認し
たことにより、第３図（ｄ）に示すように、最初のスタ
ートビットSTBから７クロック遅れたタイミングで信号R
STを出力する。すると、この信号RSTの立上りによって
フリップフロップ801がセットされ、その反転セット出
力は、第３図（ｆ）に示すように、“L"レベルにな
る。 フリップフロップ801がセットされると、アンドゲー
ト803が開き、またカウンタ802はリセット状態が解除さ
れる。同時に、カウントアップ端子にクロック信号CLK1
がアンドゲート803を介して入力されるようになる。そ
して、そのカウント値が「４」になると、2²出力端子が
“H"レベルとなり、これにより、インバータ804の出力
信号は第３図（ｇ）に示すように、“L"レベルになる。
すると、このインバータ804の“L"レベル出力信号によ
ってフリップフロップ801はリセットされる。そして、
フリップフロップ801がリセットされることにより、カ
ウンタ802は再びリセット状態になる。 一方、シフトレジスタ806はフリップフロップ801がリ
セットされたことにより、リセット状態が解除される。
すなわち、次のスタートビットSTBの受信タイミングが
近づいたのでリセット状態が解除される。リセット状態
が解除されると、アンドゲート807からのシフトクロッ
ク信号によってデータ入力端子からのデータを取り込ん
でシフトするようになるが、第３図の例ではデータとし
て次のスタートビットSTBが受信されていないので、記
憶内容はリセット状態と同じである。 しかし、次のスタートビットSTBが正常に第３図
（ｃ）に示すようなタイミングで受信されると、このス
タートビットSTBがクロック信号CLK1の立ち下がりでシ
フトレジスタ806に取り込まれる。そして、新たなクロ
ック信号CLK1の立ち下がりの都度、上位ビット側にシフ
トされる。 一方、信号SFTは第３図（ｅ）に示すように、受信デ
ータSD1のデータ部Ｄの第８ビット目のほぼ中間のタイ
ミングで立ち上がるようになっているが、この信号SFT
が立ち上がると、フリップフロップ801がセットされ
る。このフリップフロップ810がセットされると、フリ
ップフロップ811,818,812,813がクロック信号CLK2の一
周期ずつ遅れて順にセットされる。 すると、フリップフロップ812がセットしたことによ
り、アンドゲート807が閉じられ、シフトレジスタ806の
シフト動作は禁止されるようになる。 従って、次のスタートビットSTBが正常に受信されれ
は、シフトレジスタ806のシフト回数は１回だけであ
り、１クロックだけ早いタイミングであれば２回、１ク
ロックだけ遅いタイミングであれば０回となり、シフト
回数が１回の時は2¹＝“H"、シフト回数が２回の時は2²
＝“H"、シフト回数が０回の時は2⁰＝“H"となる。すな
わち、スタートビットSTBの正規の受信タイミングに対
する誤差が±１クロック以内であれば、シフトレジスタ
806の出力端子のうちいずれかが“H"レベルとなる。 このような動作によって、シフトレジスタ806にはス
タートビットSTBが何時受信されたかが、詳しくはスタ
ートビットSTBは正規の受信タイミングに対して±１ク
ロック以内の誤差で受信されたかどうかが記憶される。 従って、判定回路81のノアゲート816の出力はスター
トビットSTBが正規の受信タイミングに対して±１クロ
ック以内の誤差で受信されていれば、常に“L"レベルと
なり、それ以外の時は“H"レベルとなる。そこで、判定
回路81のフリップフロップ817はアンドゲート815から出
力されるタイミング信号TMGによってノアゲート816の出
力が“H"レベルの時にセットされる。すなわち、フリッ
プフロップ817は、第３図（ｈ）に示すように、スター
トビットSTBが正規の受信タイミングに対して±１クロ
ック以内の誤差で受信されなかった時のみセットされ
る。このセット出力は第３図（ｋ）に示すように、伝送
異常検出信号ALMとして出力される。そして、監視装置
７に入力され、伝送異常が発生していることが通知され
る。監視装置７では、異常復帰処理等を実施し、伝送異
常状態を正常状態に復帰させる処理を行なう。 一方、正規の受信タイミングに対して±１クロック以
内の誤差であった場合、フリップフロップ817はセット
されないので、伝送異常検出信号ALMは第３図（ｊ）に
示すように“L"レベルとなる。 なお、監視装置７を備えていない簡易な伝送システム
では、表示機等によって伝送異常が生じたことを管理担
当者に通知するようにしてもよい。

【発明の効果】

以上のように本発明は、先頭にスタートビットを付加
したシリアルデータを所定周期で双方向に同一送信タイ
ミングで伝送するシリアルデータ伝送システムにおい
て、伝送相手から受信したシリアルデータのスタートビ
ットの受信タイミングを検出し、この受信タイミングが
伝送相手へのシリアルデータの送信タイミングに対して
許容範囲内であるか否かを判定し、許容範囲を超えてい
る時は伝送異常信号を出力するように構成したため、監
視装置等に復旧対策を行なわせる等の処理によって、ノ
イズの重畳等によるシリアルデータの受信タイミングの
遅れに起因してシステムの信頼性が低下するのを防止す
ることができる。

【図面の簡単な説明】

第１図は本発明のシリアルデータ伝送システムの一実施
例を示すブロック図、第２図は本発明の要部である伝送
異常検出回路の一実施例を示す回路図、第３図は伝送異
常検出回路の動作を説明するためのタイムチャート、第
４図は従来のシリアルデータ伝送システムの構成を示す
ブロック図、第５図はシリアルデータの伝送フォーマッ
トの一例を示す説明図、第６図はシリアルデータの伝形
式を示す説明図、第７図はデータ部とクロック信号との
関係を示すタイムチャートである。 １……第１送受信回路 ２……第２送受信回路 3,5……データ伝送線路 4,6……クロック伝送線路 ７……監視装置 ８……伝送異常検出回路 80……スタートビット受信タイミング検出回路 81……判定回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】先頭にスタートビットを付加した複ビット
   からなるシリアルデータを、１ビットのデータ信号幅に
   対応した周期のクロック信号と共に所定周期で、かつ双
   方向に同一送信タイミングで伝送するシリアルデータ伝
   送システムにおいて、 伝送相手から受信したシリアルデータのスタートビット
   の受信タイミングを検出するスタートビット受信タイミ
   ング検出回路と、伝送相手へのシリアルデータの伝送タ
   イミングに対して前記スタートビット受信タイミング検
   出回路が検出したスタートビットの受信タイミングが許
   容範囲内であるか否かを判定し、許容範囲を超えている
   時は伝送異常信号をシステムの動作状態を監視している
   監視装置等に出力する判定回路とから成る伝送異常検出
   装置を設けたことを特徴とするシリアルデータ伝送シス
   テム。