JP2815997B2 - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、薄膜トランジスタなどの薄膜半導体装置
の製造方法に関する。
の製造方法に関する。
（ロ）従来の技術 従来から単結晶半導体に代えて、非晶質、多結晶及び
これらを組み合せた半導体材料を活性層に用いた薄膜ト
ランジスタが開発されてきた。
これらを組み合せた半導体材料を活性層に用いた薄膜ト
ランジスタが開発されてきた。
上記材料の中でも、非晶質半導体材料、特に非晶質シ
リコンは、トランジスタとしての半導体特性が安定して
おり、また大面積の成膜が可能であるなどの利点から、
大面積な基板へ薄膜トランジスタを大量形成する場合に
多く使用されている。
リコンは、トランジスタとしての半導体特性が安定して
おり、また大面積の成膜が可能であるなどの利点から、
大面積な基板へ薄膜トランジスタを大量形成する場合に
多く使用されている。
しかしながら、上述した非晶質シリコンは結晶系シリ
コンと比較して移動度が２〜３桁程度低いという難点が
ある。このため、動作速度の向上等の要望から結晶系の
多結晶シリコンを用いた薄膜半導体装置が注目されてい
る。
コンと比較して移動度が２〜３桁程度低いという難点が
ある。このため、動作速度の向上等の要望から結晶系の
多結晶シリコンを用いた薄膜半導体装置が注目されてい
る。
第２図に従い多結晶シリコンを用いた薄膜半導体装置
の製造方法について説明する。第２図は、コプラナー型
薄膜トランジスタの製造方法を各工程別に示す断面図で
ある。
の製造方法について説明する。第２図は、コプラナー型
薄膜トランジスタの製造方法を各工程別に示す断面図で
ある。
まず、第２図（イ）に示すように、石英などからなる
耐熱性を有する絶縁性基板20を用意し、そしてその基板
20上に、第２図（ロ）に示すようにプラズマCVD法など
により、非晶質シリコン層21を形成する。
耐熱性を有する絶縁性基板20を用意し、そしてその基板
20上に、第２図（ロ）に示すようにプラズマCVD法など
により、非晶質シリコン層21を形成する。
この非晶質シリコン層21が形成された基板20を真空容
器に入れ、温度500〜600℃に10時間程度保持して熱処理
を施す。この熱処理により非晶質シリコンを結晶化さ
せ、多結晶シリコン層を形成するいわゆる固相成長が行
われ、第２図（ハ）に示すように、多結晶シリコン層か
らなる半導体膜22が形成される。
器に入れ、温度500〜600℃に10時間程度保持して熱処理
を施す。この熱処理により非晶質シリコンを結晶化さ
せ、多結晶シリコン層を形成するいわゆる固相成長が行
われ、第２図（ハ）に示すように、多結晶シリコン層か
らなる半導体膜22が形成される。
続いて、第２図（ニ）に示すように、半導体膜22上に
SiO2、SiNx等のゲート絶縁膜23を設け、その上に第２図
（ホ）に示すように、ゲート電極となる多結晶シリコン
層24をCVD法などにより形成する。
SiO2、SiNx等のゲート絶縁膜23を設け、その上に第２図
（ホ）に示すように、ゲート電極となる多結晶シリコン
層24をCVD法などにより形成する。
そして、第２図（ヘ）に示すように、多結晶シリコン
層24をパターニングしてゲート電極25を形成する。
層24をパターニングしてゲート電極25を形成する。
次に、第２図（ト）に示すように、上記ゲート電極25
をマスクとしてセルフアライン法により、半導体膜22に
燐（Ｐ）またはボロン（Ｂ）をイオン注入してにソース
領域26並びにドレイン領域27を形成する。
をマスクとしてセルフアライン法により、半導体膜22に
燐（Ｐ）またはボロン（Ｂ）をイオン注入してにソース
領域26並びにドレイン領域27を形成する。
然る後、第２図（チ）に示すように、絶縁膜23にパタ
ーニング施し、ソース領域26並びにドレイン領域27のコ
ンタクトホールを形成する。
ーニング施し、ソース領域26並びにドレイン領域27のコ
ンタクトホールを形成する。
その後、第２図（リ）に示すように、Al等の金属膜を
蒸着法などにより形成した後、この金属膜をエッチング
によりパターニングして、ソース電極28、ドレイン電極
29が形成され、コプラナー型薄膜トランジスタが得られ
る。
蒸着法などにより形成した後、この金属膜をエッチング
によりパターニングして、ソース電極28、ドレイン電極
29が形成され、コプラナー型薄膜トランジスタが得られ
る。
（ハ）発明が解決しようとする課題 ところで、従来にあっては、多結晶シリコンからなる
半導体膜は低コスト化のため、上述したようにCVD法と
再結晶化を組み合わせた方法で形成されている。しかし
ながら、この方法では多結晶シリコンの粒径が小さく、
それだけ多くの粒界を含むこととなる。従って、半導体
膜の場所によって、特性がばらつくため、形成する半導
体デバイスの特性にばらつきが発生するなどの問題があ
った。
半導体膜は低コスト化のため、上述したようにCVD法と
再結晶化を組み合わせた方法で形成されている。しかし
ながら、この方法では多結晶シリコンの粒径が小さく、
それだけ多くの粒界を含むこととなる。従って、半導体
膜の場所によって、特性がばらつくため、形成する半導
体デバイスの特性にばらつきが発生するなどの問題があ
った。
本発明は上述した従来の問題点を解消するためになさ
れたものにして、特性のばらつきのない薄膜半導体装置
を提供することをその課題とする。
れたものにして、特性のばらつきのない薄膜半導体装置
を提供することをその課題とする。
（ニ）課題を解決するための手段 この発明は、絶縁性基板上に、導電性を決定する不純
物をドープした一導電型の第１の非晶質半導体層を形成
する工程と、この第１の非晶質半導体層上に絶縁膜を形
成する工程と、エネルギビームにより、前記非晶質半導
体層内に多結晶半導体層を形成する工程と、この形成さ
れた多結晶半導体層を面選択性エッチャントでエッチン
グを施し特定面を露出させる工程と、露出させた多結晶
半導体層を含んで基板上面に第２の非晶質半導体層を形
成し、これに熱処理を施して、前記特定面が露出された
多結晶半導体層を種結晶として、第２の非晶質半導体層
を結晶化させて、多結晶半導体層となす工程と、前記種
結晶上に位置する前記多結晶半導体層に能動素子を形成
する工程と、からなる。
物をドープした一導電型の第１の非晶質半導体層を形成
する工程と、この第１の非晶質半導体層上に絶縁膜を形
成する工程と、エネルギビームにより、前記非晶質半導
体層内に多結晶半導体層を形成する工程と、この形成さ
れた多結晶半導体層を面選択性エッチャントでエッチン
グを施し特定面を露出させる工程と、露出させた多結晶
半導体層を含んで基板上面に第２の非晶質半導体層を形
成し、これに熱処理を施して、前記特定面が露出された
多結晶半導体層を種結晶として、第２の非晶質半導体層
を結晶化させて、多結晶半導体層となす工程と、前記種
結晶上に位置する前記多結晶半導体層に能動素子を形成
する工程と、からなる。
（ホ）作用 この発明によれば、特定面が露出された多結晶半導体
を種結晶として、非晶質半導体を結晶化し、固相成長さ
せて、多結晶半導体層を形成しているので、種結晶上の
多結晶半導体は配向性が揃えられる。従って、この領域
に能動素子を形成することにより、薄膜半導体装置の特
性のばらつきを抑制することができる。
を種結晶として、非晶質半導体を結晶化し、固相成長さ
せて、多結晶半導体層を形成しているので、種結晶上の
多結晶半導体は配向性が揃えられる。従って、この領域
に能動素子を形成することにより、薄膜半導体装置の特
性のばらつきを抑制することができる。
（ヘ）実施例 以下、第１図に従いこの発明の１実施例を説明する。
第１図は、この発明をｎチャネル型のコプラナー型薄
膜トランジスタに適用した場合の製造方法を各工程別に
示す断面図である。
膜トランジスタに適用した場合の製造方法を各工程別に
示す断面図である。
まず、第１図（イ）に示すように、石英、無アルカリ
ガラスなどからなる耐熱性を有する絶縁性基板10を用意
し、そしてその基板10上に、第１図（ロ）に示すよう
に、導電型を決定する不純物として、ボロンがドープさ
れた膜厚500Åのｐ型の非晶質シリコン層11を形成す
る。このドープされる不純物は、この実施例のようにｎ
チャネル型の薄膜トランジスタの場合にはボロン（Ｂ）
が用いられ、ｐチャネル型の薄膜トランジスタの場合に
は燐（Ｐ）が用いられる。
ガラスなどからなる耐熱性を有する絶縁性基板10を用意
し、そしてその基板10上に、第１図（ロ）に示すよう
に、導電型を決定する不純物として、ボロンがドープさ
れた膜厚500Åのｐ型の非晶質シリコン層11を形成す
る。このドープされる不純物は、この実施例のようにｎ
チャネル型の薄膜トランジスタの場合にはボロン（Ｂ）
が用いられ、ｐチャネル型の薄膜トランジスタの場合に
は燐（Ｐ）が用いられる。
上述のｐ型非晶質シリコン層11は熱CVD法により形成
され、反応ガス流量は、SiH4が10sccm、B2H6が0.03sccm
であり、基板温度は500℃、圧力は0.6Torrである。
され、反応ガス流量は、SiH4が10sccm、B2H6が0.03sccm
であり、基板温度は500℃、圧力は0.6Torrである。
そして、第１図（ハ）に示すように、非晶質シリコン
層11上にSiO2からなる膜厚500Åの絶縁膜12を形成す
る。
層11上にSiO2からなる膜厚500Åの絶縁膜12を形成す
る。
この絶縁膜12は、例えばスパッタ法により形成され、
その時の形成条件は次の通りである。ガス流量はAr7scc
m,O23sccmであり、基板温度は200℃、RFパワーは300Wで
ある。
その時の形成条件は次の通りである。ガス流量はAr7scc
m,O23sccmであり、基板温度は200℃、RFパワーは300Wで
ある。
続いて、第１図（ニ）に示すように、波長308nmのXeC
lレーザ等の短波長レーザやArレーザを用いて、上記絶
縁膜12上からエネルギビーム30を照射せしめて、レーザ
アニールを行い、非晶質シリコン層11内に選択的にｐ型
多結晶シリコン層13を形成する。
lレーザ等の短波長レーザやArレーザを用いて、上記絶
縁膜12上からエネルギビーム30を照射せしめて、レーザ
アニールを行い、非晶質シリコン層11内に選択的にｐ型
多結晶シリコン層13を形成する。
このアニールは、真空中で、基板温度を室温に保持し
て、180〜350mJ/cm2、１〜10パルスで行った。
て、180〜350mJ/cm2、１〜10パルスで行った。
然る後、第１図（ホ）に示すように、上記多結晶シリ
コン層13が形成された位置、即ち後の工程で素子の活性
層となる位置の絶縁膜12にパターニングにより、0.3〜
１μｍ程度の径の穴14を形成する。この穴14の径はｐ型
多結晶シリコン層13からの不純物拡散を考慮して決定さ
れる。
コン層13が形成された位置、即ち後の工程で素子の活性
層となる位置の絶縁膜12にパターニングにより、0.3〜
１μｍ程度の径の穴14を形成する。この穴14の径はｐ型
多結晶シリコン層13からの不純物拡散を考慮して決定さ
れる。
続いて、第１図（ヘ）に示すように、ｐ型多結晶シリ
コン層13を面選択性エッチャントにより特定面を露出さ
せる異方性エッチングを行う。
コン層13を面選択性エッチャントにより特定面を露出さ
せる異方性エッチングを行う。
この実施例においては、エッチャントとして、KOH
（４〜6N）６溶にイソプロパノーロル（isopropanol）
１溶を加えたものを用い、エッチングの条件は60〜80℃
で10〜60秒行って、（111）面を露出させた。この面が
従来の工程での固相成長の際の成長核として用いられ
る。
（４〜6N）６溶にイソプロパノーロル（isopropanol）
１溶を加えたものを用い、エッチングの条件は60〜80℃
で10〜60秒行って、（111）面を露出させた。この面が
従来の工程での固相成長の際の成長核として用いられ
る。
また、上述した面選択性エッチャントとしては、前述
したようにKOH溶液以外にヒドラジン水溶液などが用い
られ、エッチング量によりその濃度エッチング時間が決
定される。
したようにKOH溶液以外にヒドラジン水溶液などが用い
られ、エッチング量によりその濃度エッチング時間が決
定される。
その後、第１図（ト）に示すように、膜厚2000Åのｉ
型非晶質シリコン層15を上記絶縁膜12上にプラズマCVD
法等により形成する。
型非晶質シリコン層15を上記絶縁膜12上にプラズマCVD
法等により形成する。
この形成条件は、反応ガス流量が、SiH480sccm、基板
温度が300℃、圧力が0.2Torr、RFパワーが25Wである。
温度が300℃、圧力が0.2Torr、RFパワーが25Wである。
続いて、第１図（チ）に示すように、非晶質シリコン
層15上にSiO2、SiNx等からなる膜厚1000Åのキャップ膜
16をスパッタ法等により形成する。例えばSiO2をスパッ
タ法で形成する場合の条件は次の通りである。ガス流量
はAr7sccm,O23sccmであり、基板温度は200℃、RFパワー
は300W、圧力６×10-3Torrである。
層15上にSiO2、SiNx等からなる膜厚1000Åのキャップ膜
16をスパッタ法等により形成する。例えばSiO2をスパッ
タ法で形成する場合の条件は次の通りである。ガス流量
はAr7sccm,O23sccmであり、基板温度は200℃、RFパワー
は300W、圧力６×10-3Torrである。
キャップ膜16は、固相成長時のコンタミネーション防
止、並びに薄膜トランジスタの活性層としてのラフネス
防止、更に、固相成長温度の低温化、成長速度の促進の
ために設けられる。そして、このキャップ膜16は薄膜ト
ランジスタのゲート絶縁膜としても用いられる。
止、並びに薄膜トランジスタの活性層としてのラフネス
防止、更に、固相成長温度の低温化、成長速度の促進の
ために設けられる。そして、このキャップ膜16は薄膜ト
ランジスタのゲート絶縁膜としても用いられる。
その後、第１図（リ）に示すように、上述した各半導
体層を形成した基板10を真空容器に入れ、真空中または
Ar,N2の不活性雰囲気中で温度500〜600℃に保持して、1
0〜20時間熱処理を施す。この熱処理により多結晶シリ
コン層13が成長の核となり、ｉ型非晶質シリコン15が結
晶化し、固相成長する。この結果多結晶シリコン層17、
18が形成され、種結晶上の多結晶シリコン17は配向性が
揃えられる。
体層を形成した基板10を真空容器に入れ、真空中または
Ar,N2の不活性雰囲気中で温度500〜600℃に保持して、1
0〜20時間熱処理を施す。この熱処理により多結晶シリ
コン層13が成長の核となり、ｉ型非晶質シリコン15が結
晶化し、固相成長する。この結果多結晶シリコン層17、
18が形成され、種結晶上の多結晶シリコン17は配向性が
揃えられる。
固相成長完了後、水素雰囲気で400℃で30分程度アニ
ールすることで、固相成長膜（活性層）とキャップ膜16
との界面準位を低減させる。
ールすることで、固相成長膜（活性層）とキャップ膜16
との界面準位を低減させる。
このように、多結晶シリコン層13上に形成された活性
層となる多結晶シリコン層17は配向性が揃えられた状態
で結晶化されているため、ここに能動素子を形成すれ
ば、特性のばらつきのない素子が形成される。
層となる多結晶シリコン層17は配向性が揃えられた状態
で結晶化されているため、ここに能動素子を形成すれ
ば、特性のばらつきのない素子が形成される。
而して、第１図（ヌ）に示すように、前述の第２図と
同様にして、ゲート電極25を形成し、セルフアライン法
により、燐（Ｐ）をイオン注入により多結晶シリコン層
17に注入しソース領域26並びにドレイン領域27を形成し
た後、ソース電極28、ドレイン電極29を形成し、コプラ
ナー型薄膜トランジスタを形成する。
同様にして、ゲート電極25を形成し、セルフアライン法
により、燐（Ｐ）をイオン注入により多結晶シリコン層
17に注入しソース領域26並びにドレイン領域27を形成し
た後、ソース電極28、ドレイン電極29を形成し、コプラ
ナー型薄膜トランジスタを形成する。
（ト）発明の効果 以上説明したように、この発明によれば、特定面が露
出された多結晶半導体を種結晶として、非晶質半導体を
結晶化させて、多結晶半導体層を形成しているので、種
結晶上の多結晶半導体層は配向性が揃えられる。従っ
て、この領域に能動素子を形成することにより、薄膜半
導体装置の特性のばらつきを抑制することができると共
に、活性層の移動度が良好になり、動作速度の向上等特
性を向上させることができる。
出された多結晶半導体を種結晶として、非晶質半導体を
結晶化させて、多結晶半導体層を形成しているので、種
結晶上の多結晶半導体層は配向性が揃えられる。従っ
て、この領域に能動素子を形成することにより、薄膜半
導体装置の特性のばらつきを抑制することができると共
に、活性層の移動度が良好になり、動作速度の向上等特
性を向上させることができる。
第１図（イ）ないし第１図（ヌ）はこの発明の１実施例
を工程順に示す断面図、第２図（イ）ないし第２図
（リ）は従来の製造方法を工程順に説明する断面図であ
る。 10……基板、13……多結晶シリコン層、 15……非晶質シリコン層、16……キャップ層、 18……多結晶シリコン層。
を工程順に示す断面図、第２図（イ）ないし第２図
（リ）は従来の製造方法を工程順に説明する断面図であ
る。 10……基板、13……多結晶シリコン層、 15……非晶質シリコン層、16……キャップ層、 18……多結晶シリコン層。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786 H01L 21/20
Claims (1)
- 【請求項１】絶縁性基板上に、導電性を決定する不純物
をドープした一導電型の第１の非晶質半導体層を形成す
る工程と、この第１の非晶質半導体層上に絶縁膜を形成
する工程と、エネルギビームにより、前記非晶質半導体
層内に多結晶半導体層を形成する工程と、この形成され
た多結晶半導体層を面選択性エッチャントでエッチング
を施し特定面を露出させる工程と、露出された多結晶半
導体層を含んで基板上面に第２の非晶質半導体層を形成
し、これに熱処理を施して、前記特定面が露出された多
結晶半導体層を種結晶として、第２の非晶質半導体層を
結晶化させて、多結晶半導体層となす工程と、前記種結
晶上に位置する前記多結晶半導体層に能動素子を形成す
る工程と、からなる薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21314590A JP2815997B2 (ja) | 1990-08-10 | 1990-08-10 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21314590A JP2815997B2 (ja) | 1990-08-10 | 1990-08-10 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494546A JPH0494546A (ja) | 1992-03-26 |
| JP2815997B2 true JP2815997B2 (ja) | 1998-10-27 |
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ID=16634327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21314590A Expired - Fee Related JP2815997B2 (ja) | 1990-08-10 | 1990-08-10 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815997B2 (ja) |
-
1990
- 1990-08-10 JP JP21314590A patent/JP2815997B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0494546A (ja) | 1992-03-26 |
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