JP2811580B2

JP2811580B2 - Ｌｓｉメモリーのテスト方法

Info

Publication number: JP2811580B2
Application number: JP1107925A
Authority: JP
Inventors: 禎宏星野; 毅原口
Original assignee: NCR International Inc
Current assignee: NCR International Inc
Priority date: 1989-04-28
Filing date: 1989-04-28
Publication date: 1998-10-15
Anticipated expiration: 2013-10-15
Also published as: JPH031400A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はチップ化された高集積メモリーのメモリ・テ
スト方法に関する。

〔従来技術〕

従来のメモリー・テスト方法としては、（１）全番地
に“1"又は“0"のデータを書込んだ後にそれを読出して
チェックする方法、（２）マーチ・パターン・テスト方
法、及び（３）ギャロッピング・テスト方法がある。

ここで、マーチ・パターン・テスト方法とは、全番地
にデータ“0"を書込み、先頭番地から先に書込んだ“0"
を読出して確認した後、先頭番地にデータ“1"を書き込
むというシーケンスを最終番地まで繰り返して最終番地
まで“1"を書き込む。次に最終番地の“1"を読出し確認
し、その後そこに“0"を書込むというシーケンスを最終
番地から先頭番地まで繰り返すというテスト方法であ
る。

ギャロッピング・テスト方法とは、全番地にデータ
“0"を書込みその後先頭番地データ“1"を書込む。次に
先頭番地以外の最初の番地“0"を読出し確認した後に先
頭番地の“1"を読出し確認する。さらに、先頭番地以外
のすべての番地の“0"を確認した後に先頭番地にデータ
“0"を書込む。以後同様のシーケンスを最終番地まで繰
り返すテスト方法である。

〔発明が解決しようとする問題点〕

最近メモリーICの高集積化に伴い、従来のICメモリー
ではあまり問題とならなかった以下のような点が問題と
なってきた。

（イ）特定アドレスに対して書込み又は読出し動作を
行うと、それとは別のアドレスでエラーを起こす場合が
ある。

（ロ）特定の複数アドレスに対して連続して書込又は
読出しを行った場合だけ、上記（イ）のエラーが発生す
る。

これに対し、上記従来技術（１），（２）によるテス
ト方法では上述のエラー（イ），（ロ）を検出すること
ができない。又、従来技術（３）による方法ではエラー
（ロ）を検出することができない上、高集積メモリーは
大容量のためこの方法ではメモリー・テストに長時間か
かるという問題があった。

〔発明の目的〕

本発明は従来のテスト方法におけるこのような問題を
有効に解決し、上記エラー（イ），（ロ）を比較的短時
間のテストで発見できるメモリー・テスト方法を提供す
ることをその目的とする。

〔問題点を解決するための手段〕

本発明は上記メモリー・エラー（イ），（ロ）がICメ
モリーの物理的構造（メモリー・セル及びラインの配置
等）に起因して発生することが多いことに着目して、 LSIメモリーを構成する各メモリー・セルを、そのメ
モリー・チップ内の配置、配線等の物理的構成共通要素
に基づいて複数のブロックに分割し、該分割した任意の
一のブロックのメモリー・セルに対して書込アクセスし
たときに、他のブロックのメモリー・セルに与える影響
を調べるためのLSIメモリの不良をチェックする方法で
あり、その具体的行程は、所定のバック・データを前記
ICメモリーの全メモリー・セルに書き込むことにより、
これを同一電荷でチャージし、一のブロックのメモリー
・セルにテスト・データを書き込み、前記書込を行う度
に他の全てのブロックのメモリー・セルの内容をブロッ
ク単位で読み出して、該読み出したデータを前記バック
・データと比較し、前記比較の結果、前記読み出したデ
ータが前記バック・データと異なる場合にはエラー処理
を行い、前記読み出したデータがバック・データと等し
い場合には、順次次のブロックブロックにテスト・デー
タを書込み、前記の各行程の処理を行う、ことにより従
来技術の上記課題を解決した。

という方法でメモリー・テストを行なうことにより上記
目的を達成した。

〔実施例〕

次に本発明の実施例を図面を用いて説明する。

第１図は本発明に係るテスト方法を実施する手段をブ
ロック化して示す図であり、第２図は本発明のテスト方
法の基本的な流れを示す図である。第３図（Ａ），
（Ｂ）は、メモリー・チップをロー・アドレス又はコラ
ム・アドレスを基準にしてブロック分割した場合の各セ
ルの配置関係及び各セルにチャージされた電荷の状態等
を説明するための図である。第１図中、２は初期設定手
段であり、ブロックの分割設定、テスト・データ及びバ
ック・データの設定を行なう。４はセル特性検知手段で
あり、バック・データ等の設定の際にメモリーチップ内
の各セルのセル特性を調べる。６はテスト・シーケンス
制御手段であり、メモリー・テストを全体的に制御す
る。８はメモリー・チップの基本的な読／書動作をテス
トするとともに、メモリ全体を所定のバック・データで
埋めて次のテストに備えるバック・データ書込読出手段
である。10は特定のブロックへの書込動作が他のブロッ
クへ与える影響等の、ブロック相互間の影響をチェック
するためのブロック相互間エラー・チェック手段であ
る。12は、バック・データ書込手段８又はブロック相互
間エラー・チェック手段10によってエラーの発生を確認
したときに、エラー・アドレス等のエラー表示を行なう
エラー処理手段である。14はメモリー・テストをされる
ICメモリー（被検査メモリー）である。

第１図の各部の動作を第２図の基本動作フローに従っ
て説明する。

A. 初期設定（ステップ20）初期設定は初期設定手段２及びセル特性検知手段４に
より行なわれ、（１）ブロック分割の指定、（２）バッ
ク・データの設定、（３）テスト・データの設定から構
成される。

（１）ブロック分割の指定メモリー・テストの１単位となるブロック分割の指定
は、被検査メモリー14の物理的構成に共通の要素を基準
にして行なう。

第３図（Ａ），（Ｂ）にその例を示す。

第３図（Ａ），（Ｂ）は被検査メモリー14をセルの物
理的な配置に従って示したものである。第３図（Ａ）は
ロー・アドレスを基準にブロック分割した場合を示して
おり、この場合には横列のロー・アドレス・ラインに共
通のセルが１ブロックとなる。第３図（Ｂ）はカラム・
アドレスを基準にブロック分割した場合を示しており、
縦列のカラム・アドレス・ラインに共通のセルが１ブロ
ックを構成することになる。

（２）バック・データの設定バック・データによる読／書テストはメモリ全体の基
本的な動作テストであると同時に、後に続くメモリ・テ
ストのためにメモリ全体を同一データで埋めておくため
のテストである。従って、バック・データは基本的には
全ビット“1"又は“0"にセットされる。

このようにメモリ全体を同一データで埋めておくの
は、各セルにチャージされる電位を予め一定のレベルに
揃えておく事により、後続するテストにおいてチャージ
電荷によるブロック相互間の影響を、より効率的にテス
トすることができるからである。

しかし、この点に関しては、メモリー・チップのセル
の構造の差により次のような問題がある。

すなわち、メモリー・セルには同一論理レベル（例え
ば“1"）を表わすのに電位“ハイ”（以下“H"と記す）
を用いるもの又はロー（以下“L"と記す）を用いるもの
があり、メモリー・チップによってはこの２種類のセル
の双方を同一チップ内で混在させて使用している場合が
ある。そのため、単純にバック・データを論理“1"又は
“0"にしてメモリーの全アドレスに書込んでも、各セル
のチャージ電位を同一電位に揃えることができないこと
がある。例えば第３図（Ａ）において、ロー・アドレス
１で示されるブロック２は論理“1"を電位“L"で表わす
セルにより構成されているものとし、他のブロックのセ
ルは全て論理“1"を“H"で表わすセルで構成されている
とする。このような構成のメモリー・チップ全体に、バ
ック・データを“1"として書込みを行なうと、ブロック
２のセルだけが電位“L"の状態になってしまう。このよ
うな構成のチップに対しては、ブロック２に対応するア
ドレスだけはバック・データを論理“0"に設定し、他は
“1"に設定することにより、メモリ全体のチャージ電位
を“H"に揃えることができる。

以上の説明から、特定のブロックを他のブロックと反
対側の電荷でチャージさせることにより、チャージ電荷
に起因するブロック相互間の影響度を調べるには、メモ
リー・チップを構成する各セルの特性を知ることが必要
であることが理解できたであろう。

メモリー・チップ内の各セルの特性はセル特性検知手
段４（第１図）により知ることができる。セル特性検知
手段４は、電源投入直後に各メモリー・セルの読出しを
行なうことによりセル特性を知る。つまり、電源投入直
後はセルに電荷がチャージされていない状態であるの
で、電源投入直後に読出した論理レベルが各セルの“L"
電位に相当することになる。例えば第３図（Ａ）でブロ
ック２のみが“L"で論理“1"を表わすとすると、電源投
入直後に読出したデータはブロック２だけが論理“1"と
なり、他のブロックは全て論理“0"として読出される。
従って、例えばメモリー・セル全体を“H"状態にしたい
のであれば、セル特性検知手段４により読出した論理レ
ベルと反対のデータ（第３図（Ａ）の例では、ブロック
２のみを論理“0"に、他を“1"にする）をバック・デー
タとして設定すれば良い。

（３）テスト・データの設定テスト・データとは、ブロック相互間エラー・テスト
において、特定ブロックに書き込まれるデータをいう。
テスト・データは、テストの目的に応じて自由に設定す
ることができる。例えば、第３図（Ａ），（Ｂ）に示す
ように特定ブロック（ブロック２）だけを他のブロック
と逆の電荷でチャージさせるような動作テストをしたい
場合には、バック・データと反対のデータをテスト・デ
ータとして設定すれば良い。又、必要に応じて“101010
…10"のようにビットを交互に反転させるようにしても
良い。

以上説明したような（１）ブロックの分割指定、
（２）バック・データの設定、及び（３）テスト・デー
タの指定は、具体的には以下のようにして行なうことが
できる。まず各種ICメモリーの基本的な構造に合わせ
て、予めそれぞれのICの種類に応じたブロック分割パタ
ーン、バック・データ及びテスト・データ・パターンを
記憶しておく。そして初期設定のときにオペレータがIC
メモリーの種類又はICメモリーのチップ構成等に応じた
記憶パターンを選択して入力する。又は初期設定の度に
全てのデータをオペレータが入力するようにしても良
い。

B. バック・データの書込及び読出テスト（ステップ2
2）初期設定により所定されたバック・データをメモリー
全体に書込み、その後全アドレスを読出して読出したデ
ータとバック・データを比較することにより、書込みエ
ラーが発生していないか確認する。

C. ブロック相互間エラー・テスト（ステップ24）ブロック相互間エラー・テストとは、１つのブロック
に対するアクセスが、他のブロックに与えられる影響を
チェックするテストである。

バック・データの書込及びそのチェックが終了した
ら、第１番目のブロックにテスト・データが書込まれ
る。その後、その書込動作により他のブロックにエラー
が発生していないかをチェックするために、テスト・デ
ータが書き込まれたブロック（以下“書込ブロック”と
いう）以外のブロック（以下“読出ブロック”という）
が読出されてバック・データと比較される。次に、読出
ブロックの読出し動作によって、書込ブロックにエラー
が発生していないかを調べるために、読出ブロックの１
つを読出す度に書込ブロックが読出されてその内容がテ
スト・データと比較される。

第１番目のブロックへの１度の書込動作に対して、以
上の読出し比較テストが全ブロックについて行なわれ
る。それが終わると、書込ブロック番号が更新されて第
２番目のブロックに対して次の書込みが行なわれ、同様
の読出比較テストが繰り返される。

以上の書込み、読出し動作を繰り返すことにより、全
ブロックに対するテスト・データの書込み、及び各書込
み動作に対する読出し比較テストが終了した時点で、１
つのバック・データ及びテスト・データによるブロック
相互間エラー・テストは終了する。必要に応じて、バッ
ク・データ及びテスト・データを変更してさらにブロッ
ク相互間エラー・テストを行なうことも可能である。

次に第４図を用いて本発明の実施例をより具体的に説
明する。

第４図は本発明のメモリー・テスト方法のより具体的
な実施例を示すフローチャートである。この実施例で
は、各メモリー・セルはすべて論理“1"を“H"で記憶す
るものとする。まず、初期設定手段２によりバック・デ
ータが“0"、テスト・データが“1"、書込ブロック番号
WB＝１、読出ブロック番号RB＝２にセットされる（ステ
ップ30）。

次にシーケンス制御手段６を介してバック・データ読
／書手段８により全てのブロックにバック・データ“0"
が書込まれる（ステップ32）。書込が終了すると、全て
のデータが読出されてバック・データが正しく書込まれ
ているか否かがチェックされる（ステップ32,34）。エ
ラーであればエラー処理のためステップ58へ飛び、エラ
ー表示等が行なわれる。エラーでなければ、シーケンス
制御手段６はブロック相互間エラー・テスト手段10を制
御して以下のテストを行なう。

まず、書込ブロック番号WBのブロック（現在WB＝１で
あるのでブロック１）にテスト・データ“1"を書込む
（ステップ36）。その後読出ブロック番号RBのブロック
（RB＝２従ってブロック２）を読出し、読出したデータ
とバック・データとを比較してエラーが発生していない
か確認する。（ステップ38,40）。このようにブロック
２の読出し及び比較を行なうことにより、ブロック１へ
の書込動作に起因してブロック２のデータにエラーが発
生しなかったかどうかを確認することができる。

次に、その後書込ブロックWB＝１を読出し、読出した
データとテスト・データを比較してエラーが発生してい
ないかどうかを確認する（ステップ42,44）。これによ
り、書込ブロックへの書込エラーのチェック、及びブロ
ック２の読出動作に伴う書込ブロック（ブロック２）へ
の影響をチェックすることができる。

いずれの場合もエラーが発生した場合にはエラー処理
が行なわれる（ステップ40,42,58）。エラーが発生して
いない場合には読出ブロック番号“RB"が“1"だけ加算
される（ステップ46）。加算した結果が書込ブロック番
号WBと等しい場合にはさらに“1"加算される（ステップ
46）。

次に、RBが最終ブロック番号LBと比較され、RBが最終
ブロック番号LBより小さい場合にはステップ38に戻り、
ブロックRBの読出し及びブロック１の読出しテストが前
回と同様に繰り返される（ステップ48,38,40,44,46）。

“RB"が最終ブロック番号LBを超えたということはブ
ロック１の書込動作に対する全てのブロックの読出しテ
ストが終了していることを示している。従って、その場
合には、ブロックWB＝１へバック・データと同じ“0"を
書込んだ後（ステップ49）、WBに“1"を加算して書込ブ
ロックを更新して書込を行なう（ステップ50）。次に
“WB"を最終ブロック番号LBと比較する。今、WB＝２で
あり、まだLBを超えていないので、ブロックWB＝２に対
してテスト・データ“1"が書込まれる（ステップ52,3
6）。

その後ブロック１への書込の場合と同様に読出比較テ
ストが繰り返され（ステップ38〜48）ブロックWBへ書込
動作による他のブロックへの影響が全てチェックされ
る。以上の動作が書込ブロックWBを更新しながら全ての
ブロックについて行なわれ、WBが最終ブロックLBより大
きくなるとステップ52からステップ54に行き全てのテス
ト・データについてのテストが終了したか否か確認され
る。終了していない場合には、バック・データ及びテス
ト・データ等の初期設定データを変更して（ステップ5
6）、同様のテストを繰り返す（ステップ32〜54）。

全てのテスト・データについてのテストが終了した場
合にメモリー・テストは終了する（ステップ54）。

本実施例では、更新した書込みブロックWBへの書込み
は通常の書込動作による方法（ステップ50,52,36）を示
したが、より高速の動作を要求される他の命令、例えば
MOVE命令等によってブロックWBに書込むようにしても良
い。

さらに、本発明に係るICメモリーのテストを、ICメモ
リーを使用した製品（例えばECR等）の最終製品テスト
段階で行なうようにしても良い。例えば最終製品（ECR
等）の耐熱テスト等を行いながら本発明のICメモリーテ
ストを行なえば、より厳しい条件下でのメモリーテスト
が行える上、テスト時間が大幅に節約できる。

〔発明の効果〕

以上説明したように、本発明はICの構造的特徴に従っ
てエラーが発生し易い組合せとなるようにICメモリーを
複数のブロックに分割した上で、一つのブロックに書込
を行なったときの他のブロックに与える影響をブロック
単位で全てチェックすることにより、書込アドレスとは
無関係なアドレスで発生するメモリー・エラーを短時間
でチェックすることができるようになった。

又、ICメモリー内のセル特性を事前にチェックした上
でバック・データ及びテスト・データを決めることがで
きるので、セル相互間又は配線等に与えるチャージ電荷
の影響を考慮した、より厳しいテストを特定のブロック
単位で行なうことができるようになった。

【図面の簡単な説明】

第１図は、本発明のテスト方法を実施する手段を説明す
るブロック図である。第２図は本発明のテスト方法の基本的動作を示すフロー
チャートである。第３図（Ａ），（Ｂ）はそれぞれ物理的構成に従って分
割したICメモリーのブロックとチャージ電荷の関係を示
す図である。第４図は、本発明の一実施例をより具体的に示すフロー
チャートである。２……初期設定手段、４……セル特性検知手段、６……
テスト・シーケンス制御手段、８……バック・データ読
／書手段、10……ブロック相互間エラー・チェック手
段、12……エラー処理手段、14……被検査メモリー。

フロントページの続き (56)参考文献特開昭61−27000（ＪＰ，Ａ) 特開昭56−153594（ＪＰ，Ａ) 特開平１−91399（ＪＰ，Ａ) 特開昭49−70542（ＪＰ，Ａ) 特開昭51−29040（ＪＰ，Ａ) 特開昭52−85429（ＪＰ，Ａ) 特開昭55−122298（ＪＰ，Ａ) 特公昭56−4999（ＪＰ，Ｂ２) 特公昭56−47640（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00

Claims

(57)【特許請求の範囲】

【請求項１】LSIメモリーを構成する各メモリー・セル
を、そのメモリー・チップ内の配置、配線等の物理的構
成共通要素に基づいて複数のブロックに分割し、該分割
した任意の一のブロックのメモリー・セルに対して書込
アクセスしたときに、他のブロックのメモリー・セルに
与える影響を調べるためのLSIメモリの不良をチェック
する方法であって、（イ）所定のバック・データを前記ICメモリーの全メ
モリー・セルに書き込むことにより、これを同一電荷で
チャージし、（ロ）一のブロックメモリー・セルにテスト・データ
を書き込み、（ハ）前記書込を行う度に他の全てのブロックのメモ
リー・セルの内容をブロック単位で読み出して、該読み
出したデータを前記バック・データと比較し、（ニ）前記比較の結果、前記読み出したデータが前記
バック・データと異なる場合にはエラー処理を行い、（ホ）前記読み出したデータがバック・データと等し
い場合には、順次次のブロックブロックにテスト・デー
タを書込み、前記（ロ）乃至（ニ）の各行程の処理を行
う、各工程から成るLSIメモリーのテスト方法。