JPH05342113A - 組み込み型システムのｒａｍの故障検出方法 - Google Patents
組み込み型システムのｒａｍの故障検出方法Info
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- JPH05342113A JPH05342113A JP4145647A JP14564792A JPH05342113A JP H05342113 A JPH05342113 A JP H05342113A JP 4145647 A JP4145647 A JP 4145647A JP 14564792 A JP14564792 A JP 14564792A JP H05342113 A JPH05342113 A JP H05342113A
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- Japan
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- bits
- test
- bit
- pattern
- data
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 従来のマーチングテストよりテスト時間の短
い方法を提供する。 【構成】 被試験ＲＡＭの同一番地の１ワードのビット
数（ワード長）をＳ＝２ n とする時、各Ｓビットの第１
乃至第ｎ＋１試験パターンを用い、同一番地のセルに対
し、１サイクルタイムで１試験パターンを書き込み、同
パターンを１サイクルタイムで読み出してチェックする
動作を全番地について実行し、その実行を試験パターン
順に行う。第１試験パターンをその上位Ｓ／２ビットを
全て０，下位Ｓ／２ビットを全て１とし、第２試験パタ
ーンをその上位及び下位の各Ｓ／２ビット内の更に上位
Ｓ／４ビットを全て０，下位Ｓ／４ビットを全て１と
し、以下同様にして第３乃至第ｎ試験パターンを作成
し、第ｎ＋１試験パターンをＭＳＢを１，ＬＳＢを０，
それらの中間のビットを任意とする。なお、このように
して作成した任意のもののコンプリメントデータを用い
てもよい。しかし第ｎ＋１試験パターンは適宜変更す
る。
い方法を提供する。 【構成】 被試験ＲＡＭの同一番地の１ワードのビット
数（ワード長）をＳ＝２ n とする時、各Ｓビットの第１
乃至第ｎ＋１試験パターンを用い、同一番地のセルに対
し、１サイクルタイムで１試験パターンを書き込み、同
パターンを１サイクルタイムで読み出してチェックする
動作を全番地について実行し、その実行を試験パターン
順に行う。第１試験パターンをその上位Ｓ／２ビットを
全て０，下位Ｓ／２ビットを全て１とし、第２試験パタ
ーンをその上位及び下位の各Ｓ／２ビット内の更に上位
Ｓ／４ビットを全て０，下位Ｓ／４ビットを全て１と
し、以下同様にして第３乃至第ｎ試験パターンを作成
し、第ｎ＋１試験パターンをＭＳＢを１，ＬＳＢを０，
それらの中間のビットを任意とする。なお、このように
して作成した任意のもののコンプリメントデータを用い
てもよい。しかし第ｎ＋１試験パターンは適宜変更す
る。
Description
【０００１】
【産業上の利用分野】この発明は、組み込み型システム
（embedded system ；コンピュータシステムが、各種装
置、機器の制御やデータ収集などを目的とするシステム
の一部として組み込まれて使用されているシステム）に
使用される随時読み書きメモリ（ＲＡＭ）の試験方法に
関し、特に試験時間の短縮に関する。
（embedded system ；コンピュータシステムが、各種装
置、機器の制御やデータ収集などを目的とするシステム
の一部として組み込まれて使用されているシステム）に
使用される随時読み書きメモリ（ＲＡＭ）の試験方法に
関し、特に試験時間の短縮に関する。
【０００２】
【従来の技術】組み込み型システムに使用されるＲＡＭ
の試験の一つとして、マーチングテスト（Marching Tes
t)がよく知られているので、図４のフローチャートに基
づいて説明する。最初にＲＡＭの全番地（０〜Ｎ）のセ
ルに０を書き込んでおく（ステップＳ1）。次に、アド
レスＡ＝０番地として（ステップＳ2 ），Ａ＝０番地の
１ワードを構成するＳビットのセルの一つに書き込まれ
ているデータ０を読み出して、確かに０が読み出された
か否かをチェックすると共に、０を読み出した後に１を
書き込む。この０読み出し、１書き込みの動作をＳビッ
トのセルについて順次行う（ステップＳ3 ）。次に、Ａ
＝Ｎ番地か否かチェックし（ステップＳ4 ），否であれ
ば、Ａ＝Ａ＋１として（ステップＳ5 ），ステップＳ3
の動作を繰り返す。ステップＳ4 においてＡ＝Ｎ番地で
あれば、Ａ＝Ｎ番地の１ワード分のセルの一つに書き込
まれているデータ１を読み出して、確かに１が読み出さ
れたか否かチェックすると共に、１を読み出した後にデ
ータ０を書き込む。この１読み出し、０書き込みの動作
を１ワードを構成するＳビットのセルについて順次行う
（ステップＳ6 ）。次にＡ＝０番地か否かチェックし
（ステップＳ7 ），否であればＡ＝Ａ−１として（ステ
ップＳ8 ），ステップＳ6 の動作を繰り返す。ステップ
Ｓ 7 で、Ａ＝０番地であれば、次のステップＳ9 に移行
する。ステップＳ9 〜Ｓ16では、ステップＳ1 〜Ｓ7 に
おけるデータとコンプリメントなデータの読み出し及び
書き込みが行われるだけであるので、説明を省略する。
の試験の一つとして、マーチングテスト（Marching Tes
t)がよく知られているので、図４のフローチャートに基
づいて説明する。最初にＲＡＭの全番地（０〜Ｎ）のセ
ルに０を書き込んでおく（ステップＳ1）。次に、アド
レスＡ＝０番地として（ステップＳ2 ），Ａ＝０番地の
１ワードを構成するＳビットのセルの一つに書き込まれ
ているデータ０を読み出して、確かに０が読み出された
か否かをチェックすると共に、０を読み出した後に１を
書き込む。この０読み出し、１書き込みの動作をＳビッ
トのセルについて順次行う（ステップＳ3 ）。次に、Ａ
＝Ｎ番地か否かチェックし（ステップＳ4 ），否であれ
ば、Ａ＝Ａ＋１として（ステップＳ5 ），ステップＳ3
の動作を繰り返す。ステップＳ4 においてＡ＝Ｎ番地で
あれば、Ａ＝Ｎ番地の１ワード分のセルの一つに書き込
まれているデータ１を読み出して、確かに１が読み出さ
れたか否かチェックすると共に、１を読み出した後にデ
ータ０を書き込む。この１読み出し、０書き込みの動作
を１ワードを構成するＳビットのセルについて順次行う
（ステップＳ6 ）。次にＡ＝０番地か否かチェックし
（ステップＳ7 ），否であればＡ＝Ａ−１として（ステ
ップＳ8 ），ステップＳ6 の動作を繰り返す。ステップ
Ｓ 7 で、Ａ＝０番地であれば、次のステップＳ9 に移行
する。ステップＳ9 〜Ｓ16では、ステップＳ1 〜Ｓ7 に
おけるデータとコンプリメントなデータの読み出し及び
書き込みが行われるだけであるので、説明を省略する。
【０００３】メモリの障害は、メモリ内のアドレスデ
コーダ障害、ワード駆動回路及びセンス回路の障害、
セル障害に大別される。 アドレスデコーダ障害には特定の行または列が多重に
選択される障害などがある。 ワード駆動回路及びセンス回路の障害には、ワードま
たはセンス線のオープンなどの障害で、その行または列
をアクセスしても、書き込みが不可能で、読み出しも固
定されたデータしか得られないような（イ）無選択障害
や、物理的に隣接したワード線、センス線、あるいはド
ライバ、センスアンプなどの回路が互いに干渉し、隣接
行または列が同時にアクセスされる（ロ）多重選択障害
がある。
コーダ障害、ワード駆動回路及びセンス回路の障害、
セル障害に大別される。 アドレスデコーダ障害には特定の行または列が多重に
選択される障害などがある。 ワード駆動回路及びセンス回路の障害には、ワードま
たはセンス線のオープンなどの障害で、その行または列
をアクセスしても、書き込みが不可能で、読み出しも固
定されたデータしか得られないような（イ）無選択障害
や、物理的に隣接したワード線、センス線、あるいはド
ライバ、センスアンプなどの回路が互いに干渉し、隣接
行または列が同時にアクセスされる（ロ）多重選択障害
がある。
【０００４】セル障害には、セルの内容が１または０
に固定される（イ）セル固定障害や、隣接セルとのショ
ート、センス線からの回り込み、あるいは、欠陥セルの
リークにより周囲の他のセルを干渉するなどの（ロ）セ
ル間干渉などがある。マーチングテストはメモリの各種
障害の検出に有効とされている。
に固定される（イ）セル固定障害や、隣接セルとのショ
ート、センス線からの回り込み、あるいは、欠陥セルの
リークにより周囲の他のセルを干渉するなどの（ロ）セ
ル間干渉などがある。マーチングテストはメモリの各種
障害の検出に有効とされている。
【０００５】
【発明が解決しようとする課題】従来のマーチングテス
トでは、図４から分かるように、各ビット単位のセルに
対する書き込みあるいは読み出しを合計１０回行ってい
る。この書き込みまたは読み出しのサイクルタイムをｔ
c ，メモリサイズをＭワード、１ワードのデータ長をＳ
ビットとすれば、マーチングテストに要する時間Ｔ
t は、 Ｔt ＝１０ｔc ＭＳ …… （１） となる。例えばｔc ＝１／２０ＭHz＝５０ns，Ｍ＝６４
Ｋワード、Ｓ＝１６ビットまたは３２ビットとすれば、
Ｔt ＝５２４msまたは１０４９msで、可なり時間がかか
る。
トでは、図４から分かるように、各ビット単位のセルに
対する書き込みあるいは読み出しを合計１０回行ってい
る。この書き込みまたは読み出しのサイクルタイムをｔ
c ，メモリサイズをＭワード、１ワードのデータ長をＳ
ビットとすれば、マーチングテストに要する時間Ｔ
t は、 Ｔt ＝１０ｔc ＭＳ …… （１） となる。例えばｔc ＝１／２０ＭHz＝５０ns，Ｍ＝６４
Ｋワード、Ｓ＝１６ビットまたは３２ビットとすれば、
Ｔt ＝５２４msまたは１０４９msで、可なり時間がかか
る。
【０００６】ところで、組み込み型システムにおいて
は、実時間処理を行っている場合が多いので、前記のマ
ーチングテストは、所要時間が大きく業務に多大の影響
を与え、その実施が困難な場合もある。この発明は、こ
のような事情に鑑みてなされたものであり、その目的と
するところは、テスト時間の短縮にある。
は、実時間処理を行っている場合が多いので、前記のマ
ーチングテストは、所要時間が大きく業務に多大の影響
を与え、その実施が困難な場合もある。この発明は、こ
のような事情に鑑みてなされたものであり、その目的と
するところは、テスト時間の短縮にある。
【０００７】
（１）請求項１のテスト方法では、組み込み型システム
の被試験ＲＡＭの同一番地の１ワードのビット数（ワー
ド長）をＳ＝２n （ｎは１または１以上の整数）とする
とき、各Ｓビットの第１乃至第（ｎ＋１）試験パターン
を用い、同一番地の１ワード分のメモリセルに対し、１
サイクルタイムで一つの試験パターンを書き込み、その
試験パターンを１サイクルタイムで読み出してチェック
する動作を全番地について実行し、その実行を前記第１
乃至第（ｎ＋１）試験パターンについて順次行う。
の被試験ＲＡＭの同一番地の１ワードのビット数（ワー
ド長）をＳ＝２n （ｎは１または１以上の整数）とする
とき、各Ｓビットの第１乃至第（ｎ＋１）試験パターン
を用い、同一番地の１ワード分のメモリセルに対し、１
サイクルタイムで一つの試験パターンを書き込み、その
試験パターンを１サイクルタイムで読み出してチェック
する動作を全番地について実行し、その実行を前記第１
乃至第（ｎ＋１）試験パターンについて順次行う。
【０００８】そして、前記第１パターンをその上位Ｓ／
２ビットを全て“０”，下位Ｓ／２ビットを全て“１”
とし、前記第２試験パターンをその上位及び下位の各Ｓ
／２ビット内の更にその上位Ｓ／４ビットを全て
“０”，下位Ｓ／４ビットを全て“１”とし、前記第３
試験パターンをその上位及び下位の各Ｓ／２ビット内の
上位及び下位の各Ｓ／４ビット内の更に上位Ｓ／８ビッ
トを全て“０”，下位Ｓ／８ビットを全て“１”とし、
以下同様にして、第４乃至第ｎ試験パターンを作成し、
第（ｎ＋１）試験パターンをＭＳＢを“１”，ＬＳＢを
“０”，それらの中間の各ビットを任意とする。
２ビットを全て“０”，下位Ｓ／２ビットを全て“１”
とし、前記第２試験パターンをその上位及び下位の各Ｓ
／２ビット内の更にその上位Ｓ／４ビットを全て
“０”，下位Ｓ／４ビットを全て“１”とし、前記第３
試験パターンをその上位及び下位の各Ｓ／２ビット内の
上位及び下位の各Ｓ／４ビット内の更に上位Ｓ／８ビッ
トを全て“０”，下位Ｓ／８ビットを全て“１”とし、
以下同様にして、第４乃至第ｎ試験パターンを作成し、
第（ｎ＋１）試験パターンをＭＳＢを“１”，ＬＳＢを
“０”，それらの中間の各ビットを任意とする。
【０００９】（２）請求項２のテスト方法では、前記
（１）項において、前記第１乃至第ｎ試験パターン内の
任意のパターンをコンプリメントパターンに変更すると
共に、それら第１乃至第ｎ試験パターンの共通の位置の
ビットが“１”又は“０”に固定されるのに対応して、
前記第（ｎ＋１）試験パターンの前記共通の位置のビッ
トを逆に“０”又は“１”とする。
（１）項において、前記第１乃至第ｎ試験パターン内の
任意のパターンをコンプリメントパターンに変更すると
共に、それら第１乃至第ｎ試験パターンの共通の位置の
ビットが“１”又は“０”に固定されるのに対応して、
前記第（ｎ＋１）試験パターンの前記共通の位置のビッ
トを逆に“０”又は“１”とする。
【００１０】
【実施例】この発明では、組み込み型システムのＣＰＵ
（中央演算処理装置）がワード単位でＲＡＭにアクセス
することに着目し、ワード単位でのマーチングテストを
考える。使用する１ワードの試験パターンの種類は必要
最小限にとどめる。そこで先ずワード表Ｓ＝２，４，
８，１６の場合のデータパターン数について図２を参照
して逐次考察する。
（中央演算処理装置）がワード単位でＲＡＭにアクセス
することに着目し、ワード単位でのマーチングテストを
考える。使用する１ワードの試験パターンの種類は必要
最小限にとどめる。そこで先ずワード表Ｓ＝２，４，
８，１６の場合のデータパターン数について図２を参照
して逐次考察する。
【００１１】 ワード長Ｓ＝２ビットの場合 １ワードを構成する２ビットのセル間の干渉が無く、互
いに独立であることはデータａ＝０１（１がＬＳＢ）を
書き込み、また読み出してみれば分かる。しかしその場
合、ＬＳＢが１，ＭＳＢが０に固定される。不良検出能
力を高めるためには同一のセルに１及び０の異なるデー
タを書き込み、読み出す必要があるので、データａのコ
ンプリメントデータｂ＝１０についても書き込み、読み
出しを行う。従ってパターン数はＮD ＝２となる。
いに独立であることはデータａ＝０１（１がＬＳＢ）を
書き込み、また読み出してみれば分かる。しかしその場
合、ＬＳＢが１，ＭＳＢが０に固定される。不良検出能
力を高めるためには同一のセルに１及び０の異なるデー
タを書き込み、読み出す必要があるので、データａのコ
ンプリメントデータｂ＝１０についても書き込み、読み
出しを行う。従ってパターン数はＮD ＝２となる。
【００１２】 ワード長Ｓ＝４ビットの場合 １ワードを構成する４ビットのセル間の独立をチェック
するには、（イ）上位２ビットのセルと下位２ビットの
セル間の独立を調べるための上位２ビットデータ００と
下位２ビットデータ１１より成る１ワードのデータａ＝
００１１が必要となる。上位２ビットの各セルの独立を
チェックするにはで述べたようにデータ０１があれば
よい、下位２ビットのセルについても同様であるから、
１ワードのデータｂ＝０１０１が必要である。しかしデ
ータａとｂのみではＭＳＢは０，ＬＳＢは１に固定され
るので、で述べたことからＭＳＢが１，ＬＳＢが０と
なるデータ１ｘｘ０（ｘは１でも０でもよい）を加える
必要がある。そのため図２Ｂでは、データａのコンプリ
メントデータｃ＝１１００を用いている。
するには、（イ）上位２ビットのセルと下位２ビットの
セル間の独立を調べるための上位２ビットデータ００と
下位２ビットデータ１１より成る１ワードのデータａ＝
００１１が必要となる。上位２ビットの各セルの独立を
チェックするにはで述べたようにデータ０１があれば
よい、下位２ビットのセルについても同様であるから、
１ワードのデータｂ＝０１０１が必要である。しかしデ
ータａとｂのみではＭＳＢは０，ＬＳＢは１に固定され
るので、で述べたことからＭＳＢが１，ＬＳＢが０と
なるデータ１ｘｘ０（ｘは１でも０でもよい）を加える
必要がある。そのため図２Ｂでは、データａのコンプリ
メントデータｃ＝１１００を用いている。
【００１３】 ワード長Ｓ＝８ビットの場合 図２Ｃのデータａは上位４ビットのセルと下位４ビット
とのセル間の独立をチェックするためのデータであり、
データｂは上位及び下位各４ビット内の更にその上位２
ビットのセルと下位２ビットのセル間の独立をチェック
するデータであり、データｃは、ｂで同じ０または１と
される隣接する２ビットの各セル間の独立をチェックす
るデータである。データｄはデータａ，ｂ，ｃのみでは
ＭＳＢが０，ＬＳＢが１に固定されるので、それをさけ
るためデータａのコンプリメントデータを加えたもので
ある。Ｓ＝８では必要なパターン数はＮD ＝４となる。
とのセル間の独立をチェックするためのデータであり、
データｂは上位及び下位各４ビット内の更にその上位２
ビットのセルと下位２ビットのセル間の独立をチェック
するデータであり、データｃは、ｂで同じ０または１と
される隣接する２ビットの各セル間の独立をチェックす
るデータである。データｄはデータａ，ｂ，ｃのみでは
ＭＳＢが０，ＬＳＢが１に固定されるので、それをさけ
るためデータａのコンプリメントデータを加えたもので
ある。Ｓ＝８では必要なパターン数はＮD ＝４となる。
【００１４】 ワード長Ｓ＝１６ビットの場合 〜と同様にして５種のデータａ〜ｅが得られる。デ
ータｅはデータａのコンプリメントデータである。な
お、１６進の数値の各桁の１６個の数値を０，１，２，
…９，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆで表すと、データａ〜ｅ
は１６進（ＨＥＸ；ヘキサディシマル）で、 ａ＝ＨＥＸ（００ＦＦ）；ｂ＝ＨＥＸ（０Ｆ０Ｆ）；ｃ
＝ＨＥＸ（３３３３）；ｄ＝ＨＥＸ（５５５５）；ｅ＝
ＨＥＸ（ＦＦ００） と表すこともできる。必要なパターン数はＮD ＝５であ
る。
ータｅはデータａのコンプリメントデータである。な
お、１６進の数値の各桁の１６個の数値を０，１，２，
…９，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆで表すと、データａ〜ｅ
は１６進（ＨＥＸ；ヘキサディシマル）で、 ａ＝ＨＥＸ（００ＦＦ）；ｂ＝ＨＥＸ（０Ｆ０Ｆ）；ｃ
＝ＨＥＸ（３３３３）；ｄ＝ＨＥＸ（５５５５）；ｅ＝
ＨＥＸ（ＦＦ００） と表すこともできる。必要なパターン数はＮD ＝５であ
る。
【００１５】いまワード長Ｓを Ｓ＝２n …… （２） と置くと、Ｓ＝２，４，８，１６のとき、ｎ＝１，２，
３，４となるので、ワード単位でマーチングテストを行
うには、ｎ＋１個のデータパターンがあればよいことが
分かる。
３，４となるので、ワード単位でマーチングテストを行
うには、ｎ＋１個のデータパターンがあればよいことが
分かる。
【００１６】なお、図２Ｂ〜Ｄの試験パターンの組は一
例であって、これに限るものではない。例えば任意の各
データのコンプリメントデータを用いることもできる
が、１ワード内のどのセルも０または１に固定されない
ように（ｎ＋１）番目のデータを設定する必要がある。
試験パターンの組の他の例として図２Ｂ〜Ｄの全パター
ンのコンプリメントデータが使える。
例であって、これに限るものではない。例えば任意の各
データのコンプリメントデータを用いることもできる
が、１ワード内のどのセルも０または１に固定されない
ように（ｎ＋１）番目のデータを設定する必要がある。
試験パターンの組の他の例として図２Ｂ〜Ｄの全パター
ンのコンプリメントデータが使える。
【００１７】ワード単位のマーチングテストは、例えば
ワード長Ｓ＝１６ビットの場合、データａ〜ｅを用い
て、例えば図１のフローチャートに従って行われる。最
初に全番地にデータａを書き込んでおき（ステップ
Ｓ1 ），次にＡ＝０番地として（ステップＳ2 ），デー
タａを１サイクルタイムで読み出してチェックすると共
に、ａを読み出した後にデータｂを１サイクルタイムで
書き込む（ステップＳ3 ）。Ａ＝Ｎ番地であるか否かチ
ェックし（ステップＳ4 ），否であれば、Ａ＝Ａ＋１と
して（ステップＳ5 ），ステップＳ3 を繰り返す。ステ
ップＳ4 でＡ＝ＮであればステップＳ6 に移行し、デー
タｂの読み出しとデータｃの書き込みを行う（ステップ
Ｓ6 ）。ステップＳ6 の動作をＡ＝Ｎ番地からＡ＝０番
地まで順次行う。以下ステップＳ9 〜Ｓ18までの動作も
同様であるので説明を省略する。このようにＡ番地の１
ワード分のメモリセルにデータａ〜ｅの書き込みまたは
読み出しを１データ当たり１サイクルタイムで行う。
ワード長Ｓ＝１６ビットの場合、データａ〜ｅを用い
て、例えば図１のフローチャートに従って行われる。最
初に全番地にデータａを書き込んでおき（ステップ
Ｓ1 ），次にＡ＝０番地として（ステップＳ2 ），デー
タａを１サイクルタイムで読み出してチェックすると共
に、ａを読み出した後にデータｂを１サイクルタイムで
書き込む（ステップＳ3 ）。Ａ＝Ｎ番地であるか否かチ
ェックし（ステップＳ4 ），否であれば、Ａ＝Ａ＋１と
して（ステップＳ5 ），ステップＳ3 を繰り返す。ステ
ップＳ4 でＡ＝ＮであればステップＳ6 に移行し、デー
タｂの読み出しとデータｃの書き込みを行う（ステップ
Ｓ6 ）。ステップＳ6 の動作をＡ＝Ｎ番地からＡ＝０番
地まで順次行う。以下ステップＳ9 〜Ｓ18までの動作も
同様であるので説明を省略する。このようにＡ番地の１
ワード分のメモリセルにデータａ〜ｅの書き込みまたは
読み出しを１データ当たり１サイクルタイムで行う。
【００１８】図１のフローチャートを実行するためのソ
フトウエアは図３の組み込み型システム１内のプログラ
ムメモリ２内に格納される。また試験パターン（チェッ
クデータ）ａ〜ｅもプログラムメモリ２内に格納され
る。ＣＰＵ３はプログラムメモリ２内に格納されている
ソフトウエアを実行し、ＲＡＭ（チェック対象メモリ）
５のリード／ライトチェックを行う。リード／ライトチ
ェックの結果はＩ／Ｏ６を介して外部へ出力される。
フトウエアは図３の組み込み型システム１内のプログラ
ムメモリ２内に格納される。また試験パターン（チェッ
クデータ）ａ〜ｅもプログラムメモリ２内に格納され
る。ＣＰＵ３はプログラムメモリ２内に格納されている
ソフトウエアを実行し、ＲＡＭ（チェック対象メモリ）
５のリード／ライトチェックを行う。リード／ライトチ
ェックの結果はＩ／Ｏ６を介して外部へ出力される。
【００１９】この発明のワード単位のマーチングテスト
に要する時間Ｔt は、（ｎ＋１）個の試験パターンを順
次同一番地の１ワード分のメモリセルにサイクルタイム
ｔcで書き込み、サイクルタイムｔc で読み出すことを
全番地について行うことになるので、 Ｔt ＝２ｔc Ｍ（ｎ＋１） …… （３） と表される。Ｍはメモリサイズである。例えば従来例と
同様にワード長Ｓ＝１６ビットまたは３２ビット（従っ
てｎ＝４または５），Ｍ＝６４Ｋワード，ｔc ＝１／２
０ＭＨZ ＝５０nsとすれば、Ｔt ＝３2.８msまたは３9.
３msとなる。従来例でのＴt ＝５２４msまたは１０４９
msに比べてそれぞれ１／１０以下に短縮される。従来例
では試験時間Ｔt はワード長Ｓに比例して大きくなる
が、この発明ではＴt はｎ＋１＝（log2Ｓ）＋１に比例
するので、ワード長Ｓが１６ビットから３２ビットにな
っても試験時間Ｔt の増加は僅かである。
に要する時間Ｔt は、（ｎ＋１）個の試験パターンを順
次同一番地の１ワード分のメモリセルにサイクルタイム
ｔcで書き込み、サイクルタイムｔc で読み出すことを
全番地について行うことになるので、 Ｔt ＝２ｔc Ｍ（ｎ＋１） …… （３） と表される。Ｍはメモリサイズである。例えば従来例と
同様にワード長Ｓ＝１６ビットまたは３２ビット（従っ
てｎ＝４または５），Ｍ＝６４Ｋワード，ｔc ＝１／２
０ＭＨZ ＝５０nsとすれば、Ｔt ＝３2.８msまたは３9.
３msとなる。従来例でのＴt ＝５２４msまたは１０４９
msに比べてそれぞれ１／１０以下に短縮される。従来例
では試験時間Ｔt はワード長Ｓに比例して大きくなる
が、この発明ではＴt はｎ＋１＝（log2Ｓ）＋１に比例
するので、ワード長Ｓが１６ビットから３２ビットにな
っても試験時間Ｔt の増加は僅かである。
【００２０】
【発明の効果】以上述べたように、この発明ではワード
長をＳ＝２n とするとき、ｎ＋１個の各Ｓビットの試験
パターンを用い、同一アドレスの１ワード分のメモリセ
ルに対し、１サイクルタイムで一つの試験パターンの書
き込み、あるいは読み出しを全アドレスについて実行す
ることをｎ＋１個の試験パターンについて順次行うこと
によって、従来のビット単位のマーチングテストに比較
し、大幅な試験時間の短縮が可能となる。
長をＳ＝２n とするとき、ｎ＋１個の各Ｓビットの試験
パターンを用い、同一アドレスの１ワード分のメモリセ
ルに対し、１サイクルタイムで一つの試験パターンの書
き込み、あるいは読み出しを全アドレスについて実行す
ることをｎ＋１個の試験パターンについて順次行うこと
によって、従来のビット単位のマーチングテストに比較
し、大幅な試験時間の短縮が可能となる。
【図１】この発明のＲＡＭの試験方法を示すフローチャ
ート。
ート。
【図２】この発明で用いる試験パターンの一例を示す
図。
図。
【図３】この発明のＲＡＭの試験方法を適用する組み込
み型システムのブロック図。
み型システムのブロック図。
【図４】従来のマーチングテストのフローチャート。
Claims (2)
- 【請求項１】 組み込み型システムの被試験ＲＡＭの同
一番地の１ワードのビット数（ワード長）をＳ＝２
n （ｎは１または１以上の整数）とするとき、各Ｓビッ
トの第１乃至第（ｎ＋１）試験パターンを用い、同一番
地の１ワード分のメモリセルに対し、１サイクルタイム
で一つの試験パターンを書き込み、その試験パターンを
１サイクルタイムで読み出してチェックする動作を全番
地について実行し、その実行を前記第１乃至第（ｎ＋
１）試験パターンについて順次行い、 前記第１試験パターンをその上位Ｓ／２ビットを全て
“０”，下位Ｓ／２ビットを全て“１”とし、 前記第２試験パターンをその上位及び下位の各Ｓ／２ビ
ット内の更にその上位Ｓ／４ビットを全て“０”，下位
Ｓ／４ビットを全て“１”とし、 前記第３試験パターンをその上位及び下位の各Ｓ／２ビ
ット内の上位及び下位の各Ｓ／４ビット内の更に上位Ｓ
／８ビットを全て“０”，下位Ｓ／８ビットを全て
“１”とし、 以下同様にして、第４乃至第ｎ試験パターンを作成し、 第（ｎ＋１）試験パターンをＭＳＢを“１”，ＬＳＢを
“０”，それらの中間の各ビットを任意とすることを特
徴とする、 組み込み型システムのＲＡＭの故障検出方法。 - 【請求項２】 請求項１において、前記第１乃至第ｎ試
験パターン内の任意のパターンをコンプリメントパター
ンに変更すると共に、それら第１乃至第ｎ試験パターン
の共通の位置のビットが“１”又は“０”に固定される
のに対応して、前記第（ｎ＋１）試験パターンの前記共
通の位置のビットを逆に“０”又は“１”とすることを
特徴とする、組み込み型システムのＲＡＭの故障検出方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145647A JPH05342113A (ja) | 1992-06-05 | 1992-06-05 | 組み込み型システムのｒａｍの故障検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145647A JPH05342113A (ja) | 1992-06-05 | 1992-06-05 | 組み込み型システムのｒａｍの故障検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342113A true JPH05342113A (ja) | 1993-12-24 |
Family
ID=15389851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145647A Withdrawn JPH05342113A (ja) | 1992-06-05 | 1992-06-05 | 組み込み型システムのｒａｍの故障検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342113A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010134789A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Ltd | 要求処理装置、要求処理システムおよびアクセス試験方法 |
| US7966531B2 (en) | 2005-11-14 | 2011-06-21 | Mitsubishi Electric Corporation | Memory diagnosis apparatus |
| US10541041B2 (en) | 2017-05-25 | 2020-01-21 | Renesas Electronics Corporation | Semiconductor device |
| CN112102875A (zh) * | 2020-09-23 | 2020-12-18 | 深圳佰维存储科技股份有限公司 | Lpddr测试方法、装置、可读存储介质及电子设备 |
-
1992
- 1992-06-05 JP JP4145647A patent/JPH05342113A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7966531B2 (en) | 2005-11-14 | 2011-06-21 | Mitsubishi Electric Corporation | Memory diagnosis apparatus |
| JP2010134789A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Ltd | 要求処理装置、要求処理システムおよびアクセス試験方法 |
| US10541041B2 (en) | 2017-05-25 | 2020-01-21 | Renesas Electronics Corporation | Semiconductor device |
| CN112102875A (zh) * | 2020-09-23 | 2020-12-18 | 深圳佰维存储科技股份有限公司 | Lpddr测试方法、装置、可读存储介质及电子设备 |
| CN112102875B (zh) * | 2020-09-23 | 2023-04-11 | 深圳佰维存储科技股份有限公司 | Lpddr测试方法、装置、可读存储介质及电子设备 |
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| Date | Code | Title | Description |
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