JP2795107B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子分離領域がフィールド酸化膜と素子分離
溝とからなる半導体装置の製造方法に関する。
関し、特に素子分離領域がフィールド酸化膜と素子分離
溝とからなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程の断面図である図
４と半導体装置の模式的斜視図である図５とを参照する
と、素子分離領域がフィールド酸化膜と素子分離溝とか
らなる従来の半導体装置は、以下のように形成される。
４と半導体装置の模式的斜視図である図５とを参照する
と、素子分離領域がフィールド酸化膜と素子分離溝とか
らなる従来の半導体装置は、以下のように形成される。
【０００３】まず、Ｐ型のシリコン基板３０１表面の第
１の素子分離領域にフィールド酸化膜３０２が形成さ
れ、第２の素子分離領域並びにＭＯＳトランジスタが形
成される領域にゲート酸化膜３０３が形成される。次
に、全面にＮ+ 型のポリシリコン膜３０４，およびマス
ク酸化膜３０５が形成される〔図４（ａ）〕。
１の素子分離領域にフィールド酸化膜３０２が形成さ
れ、第２の素子分離領域並びにＭＯＳトランジスタが形
成される領域にゲート酸化膜３０３が形成される。次
に、全面にＮ+ 型のポリシリコン膜３０４，およびマス
ク酸化膜３０５が形成される〔図４（ａ）〕。
【０００４】次に、上記第２の素子分離領域に開口部を
有する第１のレジスト膜（図示ぜず）をマスクにした異
方性エッチングにより、マスク酸化膜３０５，第１のポ
リシリコン膜３０４，およびゲート酸化膜３０３が順次
エッチングされる。このエッチングにより、ポリシリコ
ン膜３０４はポリシリコン膜３０４ａになる。第１のレ
ジスト膜が除去された後、マスク酸化膜３０５をマスク
としてシリコン基板３０１が異方性エッチングされ、第
２の素子分離領域が形成される領域に素子分離溝３０８
が形成される。続いて、全面にＨＴＯ膜３０７（ＨＴＯ
膜は、高温ＣＶＤによるシリコン酸化膜の略）が形成さ
れる〔図４（ｂ）〕。
有する第１のレジスト膜（図示ぜず）をマスクにした異
方性エッチングにより、マスク酸化膜３０５，第１のポ
リシリコン膜３０４，およびゲート酸化膜３０３が順次
エッチングされる。このエッチングにより、ポリシリコ
ン膜３０４はポリシリコン膜３０４ａになる。第１のレ
ジスト膜が除去された後、マスク酸化膜３０５をマスク
としてシリコン基板３０１が異方性エッチングされ、第
２の素子分離領域が形成される領域に素子分離溝３０８
が形成される。続いて、全面にＨＴＯ膜３０７（ＨＴＯ
膜は、高温ＣＶＤによるシリコン酸化膜の略）が形成さ
れる〔図４（ｂ）〕。
【０００５】引き続いて、全面にＢＰＳＧ膜３０９が形
成され、熱処理によりこのＢＰＳＧ膜３０９がリフロー
される。次に、ポリシリコン膜３０４ａの上面が完全に
露出するまでＢＰＳＧ膜３０８，ＨＴＯ膜３０７，およ
び上記マスク酸化膜３０５がエッチバックされ、ＢＰＳ
Ｇ膜３０９は上記素子分離溝３０７内部にのみ残される
〔図４（ｃ）〕。
成され、熱処理によりこのＢＰＳＧ膜３０９がリフロー
される。次に、ポリシリコン膜３０４ａの上面が完全に
露出するまでＢＰＳＧ膜３０８，ＨＴＯ膜３０７，およ
び上記マスク酸化膜３０５がエッチバックされ、ＢＰＳ
Ｇ膜３０９は上記素子分離溝３０７内部にのみ残される
〔図４（ｃ）〕。
【０００６】次に、全面にタングステンシリサイド膜３
１０が形成され、ゲート電極配線のパターンを有する第
２のレジスト膜（図示せず）をマスクにしてこのタング
ステンシリサイド膜３１０がエッチングされ、さらに上
記ポリシリコン膜３０４ａが異方性エッチングされてポ
リシリコン膜３０４ｂとなる。上記第２のレジスト膜が
剥離された後、砒素等のＮ型不純物のイオン注入が行な
われ、シリコン基板３０１表面にＮ+ 型のソース領域３
１１，およびドレイン領域３１２が形成される〔図４
（ｄ），図５〕。なお、図５では、理解を容易にするた
めにＨＴＯ膜３０７の表示を略してある。
１０が形成され、ゲート電極配線のパターンを有する第
２のレジスト膜（図示せず）をマスクにしてこのタング
ステンシリサイド膜３１０がエッチングされ、さらに上
記ポリシリコン膜３０４ａが異方性エッチングされてポ
リシリコン膜３０４ｂとなる。上記第２のレジスト膜が
剥離された後、砒素等のＮ型不純物のイオン注入が行な
われ、シリコン基板３０１表面にＮ+ 型のソース領域３
１１，およびドレイン領域３１２が形成される〔図４
（ｄ），図５〕。なお、図５では、理解を容易にするた
めにＨＴＯ膜３０７の表示を略してある。
【０００７】
【発明が解決しようとする課題】上述の半導体装置の製
造方法では、ポリシリコン膜３０４ａの側面が垂直もし
くは順テーパーになっている。ポリシリコン膜３０４ａ
の側面が垂直になっている場合には、素子分離溝３０８
を埋設するＢＰＳＧ膜３０９にボイドが生じやすくな
り、半導体装置の信頼性が低下する。一方、ポリシリコ
ン膜３０４ａの側面が順テーパーになっている場合に
は、ＢＰＳＧ膜３０９にボイドが生じにくくなる。しか
しながら、異方性エッチングによりポリシリコン膜３０
４ａからポリシリコン膜３０４ｂを形成するとき、ポリ
シリコン膜３０４ａの側面を覆うＨＴＯ膜３０７の側面
が逆テーパーになっているため、隣接する２つの素子分
離溝３０８の間に挟まれて形成される複数のポリシリコ
ン膜３０４ｂは完全に分離されずゲート電極間のショー
トが生じることになる。
造方法では、ポリシリコン膜３０４ａの側面が垂直もし
くは順テーパーになっている。ポリシリコン膜３０４ａ
の側面が垂直になっている場合には、素子分離溝３０８
を埋設するＢＰＳＧ膜３０９にボイドが生じやすくな
り、半導体装置の信頼性が低下する。一方、ポリシリコ
ン膜３０４ａの側面が順テーパーになっている場合に
は、ＢＰＳＧ膜３０９にボイドが生じにくくなる。しか
しながら、異方性エッチングによりポリシリコン膜３０
４ａからポリシリコン膜３０４ｂを形成するとき、ポリ
シリコン膜３０４ａの側面を覆うＨＴＯ膜３０７の側面
が逆テーパーになっているため、隣接する２つの素子分
離溝３０８の間に挟まれて形成される複数のポリシリコ
ン膜３０４ｂは完全に分離されずゲート電極間のショー
トが生じることになる。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、Ｐ型のシリコン基板表面の第１の素子分離領
域となる領域にフィールド酸化膜を形成し、シリコン基
板表面の第２の素子分離領域である素子分離溝が形成さ
れる領域，並びにＭＯＳトランジスタが形成される領域
にゲート酸化膜を形成する工程と、全面にＮ型の第１の
ポリシリコン膜を形成し、全面にマスク酸化膜を形成す
る工程と、第２の素子分離領域に開口部を有する第１に
レジスト膜をマスクにして、マスク酸化膜をエッチング
し、第１のポリシリコン膜をその側面が逆テーパーにな
るまでエッチングをする工程と、第１のレジスト膜を除
去し、全面にノンドープドシリコン酸化膜を形成し、ノ
ンドープドシリコン酸化膜をエッチバックして上記マス
ク酸化膜並びに上記第１のポリシリコン膜の側面にノン
ドープドシリコン酸化膜からなるサイドウォール酸化膜
を形成する工程と、マスク酸化膜並びにサイドウォール
酸化膜をマスクにしたシリコン基板のエッチングによ
り、シリコン基板表面の前記第２の素子分離領域が形成
される領域に素子分離溝を形成する工程と、全面にＢＳ
Ｇ膜を形成し、少なくとも燐を含んだドープドシリコン
酸化膜を形成し、熱処理によりドープドシリコン酸化膜
をリフローする工程と、第１のポリシリコン膜の上面が
完全に露出するまで、シリコン酸化膜のエッチバックを
行なう工程と、全面に高融点金属シリサイド膜を形成
し、ゲート電極配線のパターンを有する第２のレジスト
膜をマスクにして高融点金属シリサイド膜をエッチング
し、第１のポリシリコン膜を異方性エッチングする工程
と、第２のレジスト膜を剥離し、Ｎ型の不純物の導入に
よりシリコン基板表面にソース，ドレイン領域を形成す
る工程と、を有する。
造方法は、Ｐ型のシリコン基板表面の第１の素子分離領
域となる領域にフィールド酸化膜を形成し、シリコン基
板表面の第２の素子分離領域である素子分離溝が形成さ
れる領域，並びにＭＯＳトランジスタが形成される領域
にゲート酸化膜を形成する工程と、全面にＮ型の第１の
ポリシリコン膜を形成し、全面にマスク酸化膜を形成す
る工程と、第２の素子分離領域に開口部を有する第１に
レジスト膜をマスクにして、マスク酸化膜をエッチング
し、第１のポリシリコン膜をその側面が逆テーパーにな
るまでエッチングをする工程と、第１のレジスト膜を除
去し、全面にノンドープドシリコン酸化膜を形成し、ノ
ンドープドシリコン酸化膜をエッチバックして上記マス
ク酸化膜並びに上記第１のポリシリコン膜の側面にノン
ドープドシリコン酸化膜からなるサイドウォール酸化膜
を形成する工程と、マスク酸化膜並びにサイドウォール
酸化膜をマスクにしたシリコン基板のエッチングによ
り、シリコン基板表面の前記第２の素子分離領域が形成
される領域に素子分離溝を形成する工程と、全面にＢＳ
Ｇ膜を形成し、少なくとも燐を含んだドープドシリコン
酸化膜を形成し、熱処理によりドープドシリコン酸化膜
をリフローする工程と、第１のポリシリコン膜の上面が
完全に露出するまで、シリコン酸化膜のエッチバックを
行なう工程と、全面に高融点金属シリサイド膜を形成
し、ゲート電極配線のパターンを有する第２のレジスト
膜をマスクにして高融点金属シリサイド膜をエッチング
し、第１のポリシリコン膜を異方性エッチングする工程
と、第２のレジスト膜を剥離し、Ｎ型の不純物の導入に
よりシリコン基板表面にソース，ドレイン領域を形成す
る工程と、を有する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】半導体装置の製造工程の断面図である図１
を参照すると、本発明の第１の実施例は、メモリセル部
が素子分離溝により素子分離され，周辺回路部のＭＯＳ
トランジスタがフィールド酸化膜により素子分離される
マスクＲＯＭの形成に本発明が適用されており、このマ
スクＲＯＭは以下のように形成される。
を参照すると、本発明の第１の実施例は、メモリセル部
が素子分離溝により素子分離され，周辺回路部のＭＯＳ
トランジスタがフィールド酸化膜により素子分離される
マスクＲＯＭの形成に本発明が適用されており、このマ
スクＲＯＭは以下のように形成される。
【００１１】まず、Ｐ型のシリコン基板１０１表面の周
辺回路部が形成される領域の素子分離領域に膜厚８００
ｎｍ程度のフィールド酸化膜１０２が形成され、メモリ
セル部が形成される領域，並びにＭＯＳトランジスタが
形成される領域に膜厚２０ｎｍ程度のゲート酸化膜１０
３が形成される。次に、全面に膜厚３００ｎｍ程度のＮ
+ 型のポリシリコン膜１０４（第１のポリシリコン
膜），および膜厚３５０ｎｍ程度のマスク酸化膜１０５
が形成される〔図１（ａ）〕。
辺回路部が形成される領域の素子分離領域に膜厚８００
ｎｍ程度のフィールド酸化膜１０２が形成され、メモリ
セル部が形成される領域，並びにＭＯＳトランジスタが
形成される領域に膜厚２０ｎｍ程度のゲート酸化膜１０
３が形成される。次に、全面に膜厚３００ｎｍ程度のＮ
+ 型のポリシリコン膜１０４（第１のポリシリコン
膜），および膜厚３５０ｎｍ程度のマスク酸化膜１０５
が形成される〔図１（ａ）〕。
【００１２】次に、素子分離溝が形成される領域に開口
部を有する第１のレジスト膜（図示せず）が設けられ
る。この第１のレジスト膜をマスクにし、平行平板型ド
ライエッチング装置を用いたＣＦ4 ：ＣＨＦ3 ：Ａｒ＝
７０ｓｃｃｍ：５０ｓｃｃｍ：１０００ｓｃｃｍ，圧力
１．２Ｔｏｒｒ，パワー７５０Ｗの条件で、マスク酸化
膜１０５がエッチングされる。続いて、平行平板型ドラ
イエッチング装置を用いたＣＣｌ2 Ｆ2 ：Ｎ2 ＝５０ｓ
ｃｃｍ：１２ｓｃｃｍ，圧力１８Ｐａ，パワー８００Ｗ
の条件で、上記ポリシリコン膜１０４が充分にエッチン
グされ、逆テーパーの側面を有するポリシリコン膜１０
４ａが形成される。このポリシリコン膜１０４ａは、周
辺回路部が形成される領域全面を覆い、ＲＯＭのメモリ
セルが形成される領域ではビット線に沿った姿態を有し
ている。
部を有する第１のレジスト膜（図示せず）が設けられ
る。この第１のレジスト膜をマスクにし、平行平板型ド
ライエッチング装置を用いたＣＦ4 ：ＣＨＦ3 ：Ａｒ＝
７０ｓｃｃｍ：５０ｓｃｃｍ：１０００ｓｃｃｍ，圧力
１．２Ｔｏｒｒ，パワー７５０Ｗの条件で、マスク酸化
膜１０５がエッチングされる。続いて、平行平板型ドラ
イエッチング装置を用いたＣＣｌ2 Ｆ2 ：Ｎ2 ＝５０ｓ
ｃｃｍ：１２ｓｃｃｍ，圧力１８Ｐａ，パワー８００Ｗ
の条件で、上記ポリシリコン膜１０４が充分にエッチン
グされ、逆テーパーの側面を有するポリシリコン膜１０
４ａが形成される。このポリシリコン膜１０４ａは、周
辺回路部が形成される領域全面を覆い、ＲＯＭのメモリ
セルが形成される領域ではビット線に沿った姿態を有し
ている。
【００１３】上記第１のレジスト膜が除去された後、全
面にノンドープドシリコン酸化膜である膜厚１５０ｎｍ
程度のＨＴＯ膜（図示せず）が形成される。続いて、平
行平板型ドライエッチング装置を用いたＣＦ4 ：ＣＨＦ
3 ：Ａｒ＝５０ｓｃｃｍ：５０ｓｃｃｍ：１０００ｓｃ
ｃｍ，圧力１．２Ｔｏｒｒ，パワー４００Ｗの条件でこ
のＨＴＯ膜がエッチバックされ、このＨＴＯ膜からなる
サイドウォール酸化膜１０６が形成される。このエッチ
バックにより、素子分離溝が形成される領域のゲート酸
化膜１０３も除去される。このサイドウォール酸化膜１
０６の露出した側面は順テーパーになっている〔図１
（ｂ）〕。
面にノンドープドシリコン酸化膜である膜厚１５０ｎｍ
程度のＨＴＯ膜（図示せず）が形成される。続いて、平
行平板型ドライエッチング装置を用いたＣＦ4 ：ＣＨＦ
3 ：Ａｒ＝５０ｓｃｃｍ：５０ｓｃｃｍ：１０００ｓｃ
ｃｍ，圧力１．２Ｔｏｒｒ，パワー４００Ｗの条件でこ
のＨＴＯ膜がエッチバックされ、このＨＴＯ膜からなる
サイドウォール酸化膜１０６が形成される。このエッチ
バックにより、素子分離溝が形成される領域のゲート酸
化膜１０３も除去される。このサイドウォール酸化膜１
０６の露出した側面は順テーパーになっている〔図１
（ｂ）〕。
【００１４】次に、上記マスク酸化膜１０５，および上
記サイドウォール酸化膜１０６をマスクにして、平行平
板型ドライエッチング装置を用いたＣｌ2 ：Ｎ2 ＝１０
ｓｃｃｍ：４０ｓｃｃｍ，圧力３Ｐａ，パワー６００Ｗ
の条件で、シリコン基板１０１がエッチングされて素子
分離溝１０８が形成される。この素子分離溝１０８の側
面は、順テーパーになる。次に、全面に膜厚１００ｎｍ
程度のＢＳＧ膜１１７が形成される〔図１（ｃ）〕。
記サイドウォール酸化膜１０６をマスクにして、平行平
板型ドライエッチング装置を用いたＣｌ2 ：Ｎ2 ＝１０
ｓｃｃｍ：４０ｓｃｃｍ，圧力３Ｐａ，パワー６００Ｗ
の条件で、シリコン基板１０１がエッチングされて素子
分離溝１０８が形成される。この素子分離溝１０８の側
面は、順テーパーになる。次に、全面に膜厚１００ｎｍ
程度のＢＳＧ膜１１７が形成される〔図１（ｃ）〕。
【００１５】次に、全面にＢＰＳＧ膜１０９が形成され
る。このとき、上記サイドウォール酸化膜１０６を含め
て上記素子分離溝１０８の側面が順テーパーであること
から、このＢＰＳＧ膜１０９にはボイドの発生がない。
なお、ＢＰＳＧ膜１０９の代りに、ＰＳＧ膜を用いるこ
ともできる。次に、このＢＰＳＧ膜１０９が熱処理によ
りリフローされる。この熱処理により、上記サイドウォ
ール酸化膜１０６直下を含めて、上記素子分離溝１０８
に露出したシリコン基板１０１表面に、Ｐ型のチャネル
ストッパー（図示せず）が形成される。次に、平行平板
型ドライエッチング装置を用いたＣＦ4 ：ＣＨＦ3 ：Ａ
ｒ＝５０ｓｃｃｍ：５０ｓｃｃｍ：１０００ｓｃｃｍ，
圧力１．２Ｔｏｒｒ，パワー７５０Ｗの条件で、ポリシ
リコン膜１０４ａの上面が完全に露出するまで、ＢＰＳ
Ｇ膜１０９，ＢＳＧ膜１１７，およびマスク酸化膜１０
５がエッチバックされる。このエッチバックにより、上
記素子分離溝１０８は、ＢＳＧ膜１１７，およびＢＰＳ
Ｇ膜１０９のみにより充填されることになる〔図１
（ｄ）〕。
る。このとき、上記サイドウォール酸化膜１０６を含め
て上記素子分離溝１０８の側面が順テーパーであること
から、このＢＰＳＧ膜１０９にはボイドの発生がない。
なお、ＢＰＳＧ膜１０９の代りに、ＰＳＧ膜を用いるこ
ともできる。次に、このＢＰＳＧ膜１０９が熱処理によ
りリフローされる。この熱処理により、上記サイドウォ
ール酸化膜１０６直下を含めて、上記素子分離溝１０８
に露出したシリコン基板１０１表面に、Ｐ型のチャネル
ストッパー（図示せず）が形成される。次に、平行平板
型ドライエッチング装置を用いたＣＦ4 ：ＣＨＦ3 ：Ａ
ｒ＝５０ｓｃｃｍ：５０ｓｃｃｍ：１０００ｓｃｃｍ，
圧力１．２Ｔｏｒｒ，パワー７５０Ｗの条件で、ポリシ
リコン膜１０４ａの上面が完全に露出するまで、ＢＰＳ
Ｇ膜１０９，ＢＳＧ膜１１７，およびマスク酸化膜１０
５がエッチバックされる。このエッチバックにより、上
記素子分離溝１０８は、ＢＳＧ膜１１７，およびＢＰＳ
Ｇ膜１０９のみにより充填されることになる〔図１
（ｄ）〕。
【００１６】次に、全面にスパッタ法により膜厚１５０
ｎｍ程度のタングステンシリサイド膜１１０が形成され
る。続いて、ゲート電極配線のパターンを有する第２の
レジスト膜（図示せず）が形成される。この第２のレジ
スト膜をマスクにして、タングステンシリサイド膜１１
０が異方性エッチングされる。続いて、ポリシリコン膜
１０４ａが異方性エッチングされ、ポリシリコン膜１０
４ｂが形成される。この第２のレジスト膜が剥離される
〔図１（ｅ）〕。
ｎｍ程度のタングステンシリサイド膜１１０が形成され
る。続いて、ゲート電極配線のパターンを有する第２の
レジスト膜（図示せず）が形成される。この第２のレジ
スト膜をマスクにして、タングステンシリサイド膜１１
０が異方性エッチングされる。続いて、ポリシリコン膜
１０４ａが異方性エッチングされ、ポリシリコン膜１０
４ｂが形成される。この第２のレジスト膜が剥離される
〔図１（ｅ）〕。
【００１７】このエッチング工程により、ＲＯＭのメモ
リセル部においては、タングステンシリサイド膜１１０
からなるワード線と、タングステンシリサイド膜１１０
およびポリシリコン膜１０４ｂからなるポリサイド構造
のゲート電極とが形成される。同時に、周辺回路部にお
いては、タングステンシリサイド膜１１０およびポリシ
リコン膜１０４ｂからなるポリサイド構造のゲート電極
配線が形成される。このエッチング工程におけるポリシ
リコンの異方性エッチングでは、ポリシリコン膜１０４
ａの側面に直接に接触する上記サイドウォール酸化膜１
０６の側面が順テーパーになっていることから、隣接す
るワード間でのポリシリコン膜１０４ｂのエッチング残
りがなく、同一ビットに属するゲート電極の間のショー
トの発生は回避される。
リセル部においては、タングステンシリサイド膜１１０
からなるワード線と、タングステンシリサイド膜１１０
およびポリシリコン膜１０４ｂからなるポリサイド構造
のゲート電極とが形成される。同時に、周辺回路部にお
いては、タングステンシリサイド膜１１０およびポリシ
リコン膜１０４ｂからなるポリサイド構造のゲート電極
配線が形成される。このエッチング工程におけるポリシ
リコンの異方性エッチングでは、ポリシリコン膜１０４
ａの側面に直接に接触する上記サイドウォール酸化膜１
０６の側面が順テーパーになっていることから、隣接す
るワード間でのポリシリコン膜１０４ｂのエッチング残
りがなく、同一ビットに属するゲート電極の間のショー
トの発生は回避される。
【００１８】次に、例えば１×１０16ｃｍ-2程度の砒素
のイオン注入が行なわれ、シリコン基板１０１表面にＮ
+ 型のソース，ドレイン領域（図示せず）が形成され
る。
のイオン注入が行なわれ、シリコン基板１０１表面にＮ
+ 型のソース，ドレイン領域（図示せず）が形成され
る。
【００１９】半導体装置の製造工程の断面図である図２
および図３を参照すると、本発明の第２の実施例は、メ
モリセル部が素子分離溝により素子分離され，周辺回路
部のＭＯＳトランジスタがフィールド酸化膜により素子
分離されるマスクＲＯＭの形成に本発明が適用されてお
り、このマスクＲＯＭは以下のように形成される。
および図３を参照すると、本発明の第２の実施例は、メ
モリセル部が素子分離溝により素子分離され，周辺回路
部のＭＯＳトランジスタがフィールド酸化膜により素子
分離されるマスクＲＯＭの形成に本発明が適用されてお
り、このマスクＲＯＭは以下のように形成される。
【００２０】まず、上記第１の実施例と同様に、Ｐ型の
シリコン基板２０１表面の周辺回路部が形成される領域
の素子分離領域にフィールド酸化膜２０２が形成され、
メモリセル部が形成される領域，並びにＭＯＳトランジ
スタが形成される領域にゲート酸化膜２０３が形成され
る。次に、全面にＮ+ 型のポリシリコン膜２０４（第１
のポリシリコン膜），所定膜厚のシリコン酸化膜２１
５，所定膜厚の例えばノンドープドのポリシリコン膜２
１４（第２のポリシリコン膜），およびマスク酸化膜２
０５が形成される〔図２（ａ）〕。
シリコン基板２０１表面の周辺回路部が形成される領域
の素子分離領域にフィールド酸化膜２０２が形成され、
メモリセル部が形成される領域，並びにＭＯＳトランジ
スタが形成される領域にゲート酸化膜２０３が形成され
る。次に、全面にＮ+ 型のポリシリコン膜２０４（第１
のポリシリコン膜），所定膜厚のシリコン酸化膜２１
５，所定膜厚の例えばノンドープドのポリシリコン膜２
１４（第２のポリシリコン膜），およびマスク酸化膜２
０５が形成される〔図２（ａ）〕。
【００２１】次に、素子分離溝が形成される領域に開口
部を有する第１のレジスト膜（図示せず）が設けられ
る。この第１のレジスト膜をマスクにし、マスク酸化膜
２０５，ポリシリコン膜２１４，シリコン酸化膜２１
５，およびポリシリコン膜２０４が順次異方性エッチン
グさる。ポリシリコン膜２０４のエッチングの段階で
は、上記第１の実施例と同様に、平行平板型ドライエッ
チング装置を用いたＣＣｌ2Ｆ2 ：Ｎ2 ＝５０ｓｃｃ
ｍ：１２ｓｃｃｍ，圧力１８Ｐａ，パワー８００Ｗの条
件で充分にエッチングされ、逆テーパーの側面を有する
ポリシリコン膜２１４ａ，およびポリシリコン膜２０４
ａが形成される。これらのポリシリコン膜２１４ａ，お
よびポリシリコン膜２０４ａは、周辺回路部が形成され
る領域全面を覆い、ＲＯＭのメモリセルが形成される領
域ではビット線に沿った姿態を有している。
部を有する第１のレジスト膜（図示せず）が設けられ
る。この第１のレジスト膜をマスクにし、マスク酸化膜
２０５，ポリシリコン膜２１４，シリコン酸化膜２１
５，およびポリシリコン膜２０４が順次異方性エッチン
グさる。ポリシリコン膜２０４のエッチングの段階で
は、上記第１の実施例と同様に、平行平板型ドライエッ
チング装置を用いたＣＣｌ2Ｆ2 ：Ｎ2 ＝５０ｓｃｃ
ｍ：１２ｓｃｃｍ，圧力１８Ｐａ，パワー８００Ｗの条
件で充分にエッチングされ、逆テーパーの側面を有する
ポリシリコン膜２１４ａ，およびポリシリコン膜２０４
ａが形成される。これらのポリシリコン膜２１４ａ，お
よびポリシリコン膜２０４ａは、周辺回路部が形成され
る領域全面を覆い、ＲＯＭのメモリセルが形成される領
域ではビット線に沿った姿態を有している。
【００２２】上記第１のレジスト膜が除去された後、全
面にノンドープドシリコン酸化膜であるＨＴＯ膜（図示
せず）が形成される。続いて、上記第１の実施例と同様
に、このＨＴＯ膜がエッチバックされ、このＨＴＯ膜か
らなるサイドウォール酸化膜２０６が形成される。この
エッチバックにより、素子分離溝が形成される領域のゲ
ート酸化膜２０３も除去される。このサイドウォール酸
化膜２０６の露出した側面は順テーパーになっている
〔図２（ｂ）〕。
面にノンドープドシリコン酸化膜であるＨＴＯ膜（図示
せず）が形成される。続いて、上記第１の実施例と同様
に、このＨＴＯ膜がエッチバックされ、このＨＴＯ膜か
らなるサイドウォール酸化膜２０６が形成される。この
エッチバックにより、素子分離溝が形成される領域のゲ
ート酸化膜２０３も除去される。このサイドウォール酸
化膜２０６の露出した側面は順テーパーになっている
〔図２（ｂ）〕。
【００２３】次に、上記マスク酸化膜２０５，および上
記サイドウォール酸化膜２０６をマスクにした上記第１
の実施例と同様のエッチングにより、シリコン基板２０
１がエッチングされて素子分離溝２０８が形成される。
この素子分離溝２０８の側面は、順テーパーになる。次
に、全面にＢＳＧ膜２１７が形成される〔図２
（ｃ）〕。
記サイドウォール酸化膜２０６をマスクにした上記第１
の実施例と同様のエッチングにより、シリコン基板２０
１がエッチングされて素子分離溝２０８が形成される。
この素子分離溝２０８の側面は、順テーパーになる。次
に、全面にＢＳＧ膜２１７が形成される〔図２
（ｃ）〕。
【００２４】次に、全面にＢＰＳＧ膜２０９が形成され
る。このとき、上記サイドウォール酸化膜を含めて上記
素子分離溝２０８の側面が順テーパーであることから、
このＢＰＳＧ膜２０９にはボイドの発生がない。次に、
このＢＰＳＧ膜２０９が熱処理によりリフローされる。
この熱処理により、上記サイドウォール酸化膜２０６直
下を含めて、上記素子分離溝２０８に露出したシリコン
基板２０１表面に、Ｐ型のチャネルストッパー（図示せ
ず）が形成される。次に、上記第１の実施例と同様の条
件で、ポリシリコン膜２１４ａの上面が完全に露出する
まで、ＢＰＳＧ膜２０９，ＢＳＧ膜２１７，およびマス
ク酸化膜２０５（およびサイドウォール酸化膜２０６）
がエッチバックされ、ＢＳＧ膜２１７ａ，およびサイド
ウォール酸化膜２０６ａが形成される。このエッチバッ
クにより、上記素子分離溝２０８は、ＢＳＧ膜２１７
ａ，およびＢＰＳＧ膜２０９のみにより充填されること
になる〔図３（ａ）〕。
る。このとき、上記サイドウォール酸化膜を含めて上記
素子分離溝２０８の側面が順テーパーであることから、
このＢＰＳＧ膜２０９にはボイドの発生がない。次に、
このＢＰＳＧ膜２０９が熱処理によりリフローされる。
この熱処理により、上記サイドウォール酸化膜２０６直
下を含めて、上記素子分離溝２０８に露出したシリコン
基板２０１表面に、Ｐ型のチャネルストッパー（図示せ
ず）が形成される。次に、上記第１の実施例と同様の条
件で、ポリシリコン膜２１４ａの上面が完全に露出する
まで、ＢＰＳＧ膜２０９，ＢＳＧ膜２１７，およびマス
ク酸化膜２０５（およびサイドウォール酸化膜２０６）
がエッチバックされ、ＢＳＧ膜２１７ａ，およびサイド
ウォール酸化膜２０６ａが形成される。このエッチバッ
クにより、上記素子分離溝２０８は、ＢＳＧ膜２１７
ａ，およびＢＰＳＧ膜２０９のみにより充填されること
になる〔図３（ａ）〕。
【００２５】次に、全面に所定膜厚の第３のレジスト膜
（図示せず）が形成され、この第３のレジスト膜がエッ
チバックされ、上記素子分離溝２０８を充填するＢＳＧ
膜２１７ａ並びにＢＰＳＧ膜２０９，およびサイドウォ
ール酸化膜２０６ａがこの第３のレジスト膜により覆わ
れる。続いて、ポリシリコン膜２１４ａ，およびシリコ
ン酸化膜２１５が順次エッチング除去される。引き続い
て、この第３のレジスト膜が除去される〔図３
（ｂ）〕。
（図示せず）が形成され、この第３のレジスト膜がエッ
チバックされ、上記素子分離溝２０８を充填するＢＳＧ
膜２１７ａ並びにＢＰＳＧ膜２０９，およびサイドウォ
ール酸化膜２０６ａがこの第３のレジスト膜により覆わ
れる。続いて、ポリシリコン膜２１４ａ，およびシリコ
ン酸化膜２１５が順次エッチング除去される。引き続い
て、この第３のレジスト膜が除去される〔図３
（ｂ）〕。
【００２６】次に、上記第１の実施例と同様に、全面に
スパッタ法によりタングステンシリサイド膜２１０が形
成される。続いて、ゲート電極配線のパターンを有する
第２のレジスト膜（図示せず）が形成される。この第２
のレジスト膜をマスクにして、タングステンシリサイド
膜２１０が異方性エッチングされる。続いて、ポリシリ
コン膜２０４ａが異方性エッチングされ、ポリシリコン
膜２０４ｂが形成される。この第２のレジスト膜が剥離
される〔図３（ｃ）〕。次に、例えば１×１０16ｃｍ-2
程度の砒素のイオン注入が行なわれ、シリコン基板２０
１表面にＮ+ 型のソース，ドレイン領域（図示せず）が
形成される。
スパッタ法によりタングステンシリサイド膜２１０が形
成される。続いて、ゲート電極配線のパターンを有する
第２のレジスト膜（図示せず）が形成される。この第２
のレジスト膜をマスクにして、タングステンシリサイド
膜２１０が異方性エッチングされる。続いて、ポリシリ
コン膜２０４ａが異方性エッチングされ、ポリシリコン
膜２０４ｂが形成される。この第２のレジスト膜が剥離
される〔図３（ｃ）〕。次に、例えば１×１０16ｃｍ-2
程度の砒素のイオン注入が行なわれ、シリコン基板２０
１表面にＮ+ 型のソース，ドレイン領域（図示せず）が
形成される。
【００２７】上記第２の実施例は、ＢＰＳＧ膜２０９を
エッチバックする工程で、ポリシリコン膜２１４ａがエ
ッチングのストッパーとして機能するため、このエッチ
バック時のオーバーエッチングに対するマージンを拡げ
ることができる。さらに、エッチバック後にこのポリシ
リコン膜２１４ａおよびシリコン酸化膜２１５を除去す
るため、ポリシリコン膜２０４ａに対するドライエッチ
ングのダメージを与えず、かつ、このポリシリコン膜２
０４ａの膜厚の減少が生じないという利点を有してい
る。
エッチバックする工程で、ポリシリコン膜２１４ａがエ
ッチングのストッパーとして機能するため、このエッチ
バック時のオーバーエッチングに対するマージンを拡げ
ることができる。さらに、エッチバック後にこのポリシ
リコン膜２１４ａおよびシリコン酸化膜２１５を除去す
るため、ポリシリコン膜２０４ａに対するドライエッチ
ングのダメージを与えず、かつ、このポリシリコン膜２
０４ａの膜厚の減少が生じないという利点を有してい
る。
【００２８】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、全面にＮ型のポリシリコン膜を形成し、
素子分離溝が形成される領域のこのポリシリコン膜をそ
の側面が逆テーパーになるようにエッチング除去し、こ
のポリシリコン膜の側面にサイドウォール酸化膜を形成
し、素子分離溝を形成し、この素子分離溝に例えばＢＰ
ＳＧ膜を充填し、全面に高融点金属シリサイド膜を形成
し、ゲート電極配線のパターンにこの高融点金属シリサ
イド膜，およびポリシリコン膜をエッチングする。
の製造方法は、全面にＮ型のポリシリコン膜を形成し、
素子分離溝が形成される領域のこのポリシリコン膜をそ
の側面が逆テーパーになるようにエッチング除去し、こ
のポリシリコン膜の側面にサイドウォール酸化膜を形成
し、素子分離溝を形成し、この素子分離溝に例えばＢＰ
ＳＧ膜を充填し、全面に高融点金属シリサイド膜を形成
し、ゲート電極配線のパターンにこの高融点金属シリサ
イド膜，およびポリシリコン膜をエッチングする。
【００２９】この結果、素子分離溝の側面は順テーパー
となり、この素子分離溝を充填するＢＰＳＧ膜等におけ
るボイドの発生は抑止され、信頼性の高い半導体装置が
得られる。
となり、この素子分離溝を充填するＢＰＳＧ膜等におけ
るボイドの発生は抑止され、信頼性の高い半導体装置が
得られる。
【００３０】また、ゲート電極配線のパターンにポリシ
リコン膜をエッチングする際に、このポリシリコン膜の
側面が逆テーパーになっていることから、このポリシリ
コン膜はエッチングマスクの形状に従ってパターニング
され、ポリシリコン膜のエッチング残りが生じなくな
る。このため、ゲート電極間のショートは起らなくな
る。
リコン膜をエッチングする際に、このポリシリコン膜の
側面が逆テーパーになっていることから、このポリシリ
コン膜はエッチングマスクの形状に従ってパターニング
され、ポリシリコン膜のエッチング残りが生じなくな
る。このため、ゲート電極間のショートは起らなくな
る。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図３】上記第２の実施例の製造工程の断面図である。
【図４】従来の半導体装置の製造方法を説明するための
製造工程の断面図である。
製造工程の断面図である。
【図５】上記従来の製造方法により得られた半導体装置
の模式的斜視図である。
の模式的斜視図である。
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３，３０３ ゲート酸化膜 １０４，１０４ａ，１０４ｂ，２０４，２０４ａ，２０
４ｂ，２１４，２１４ａ，３０４，３０４ａ，３０４ｂ
ポリシリコン膜 １０５，２０５，３０５ マスク酸化膜 １０６，２０６，２０６ａ サイドウォール酸化膜 １０８，２０８，３０８ 素子分離溝 １０９，２０９，３０９ ＢＰＳＧ膜 １１０，２１０，３１０ タングステンシリサイド膜 １１７，２１７ ＢＳＧ膜 ２１５ シリコン酸化膜 ３０７ ＨＴＯ膜 ３１１ ソース領域 ３１２ ドレイン領域
４ｂ，２１４，２１４ａ，３０４，３０４ａ，３０４ｂ
ポリシリコン膜 １０５，２０５，３０５ マスク酸化膜 １０６，２０６，２０６ａ サイドウォール酸化膜 １０８，２０８，３０８ 素子分離溝 １０９，２０９，３０９ ＢＰＳＧ膜 １１０，２１０，３１０ タングステンシリサイド膜 １１７，２１７ ＢＳＧ膜 ２１５ シリコン酸化膜 ３０７ ＨＴＯ膜 ３１１ ソース領域 ３１２ ドレイン領域
Claims (2)
- 【請求項１】 Ｐ型のシリコン基板表面の第１の素子分
離領域となる領域にフィールド酸化膜を形成し、前記シ
リコン基板表面の第２の素子分離領域である素子分離溝
が形成される領域，並びにＭＯＳトランジスタが形成さ
れる領域に、ゲート酸化膜を形成する工程と、 全面にＮ型の第１のポリシリコン膜を形成し、全面にマ
スク酸化膜を形成する工程と、 前記第２の素子分離領域に開口部を有する第１にレジス
ト膜をマスクにして、前記マスク酸化膜をエッチング
し、前記第１のポリシリコン膜をその側面が逆テーパー
になるまでエッチングをする工程と、 前記第１のレジスト膜を除去し、全面にノンドープドシ
リコン酸化膜を形成し、該ノンドープドシリコン酸化膜
をエッチバックして前記マスク酸化膜並びに前記第１の
ポリシリコン膜の側面に該ノンドープドシリコン酸化膜
からなるサイドウォール酸化膜を形成する工程と、 前記マスク酸化膜並びに前記サイドウォール酸化膜をマ
スクにした前記シリコン基板のエッチングにより、前記
シリコン基板表面の前記第２の素子分離領域が形成され
る領域に素子分離溝を形成する工程と、 全面にＢＳＧ膜を形成し、少なくとも燐を含んだドープ
ドシリコン酸化膜を形成し、熱処理により該ドープドシ
リコン酸化膜をリフローする工程と、 前記第１のポリシリコン膜の上面が完全に露出するま
で、シリコン酸化膜のエッチバックを行なう工程と、 全面に高融点金属シリサイド膜を形成し、ゲート電極配
線のパターンを有する第２のレジスト膜をマスクにして
該高融点金属シリサイド膜をエッチングし、前記第１の
ポリシリコン膜を異方性エッチングする工程と、 前記第２のレジスト膜を剥離し、Ｎ型の不純物の導入に
より前記シリコン基板表面にソース，ドレイン領域を形
成する工程と、を有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第１のポリシリコン膜を形成した
後、全面にシリコン酸化膜を形成し、全面に第２の多結
晶シリコン膜を形成し、全面に前記マスク酸化膜する工
程と、 前記第２の素子分離領域に開口部を有する前記第１にレ
ジスト膜をマスクにして、前記マスク酸化膜，前記第２
のポリシリコン膜，前記シリコン酸化膜，および前記第
１のポリシリコン膜を順次エッチングし、さらに前記第
２のポリシリコン膜並びに前記第１のポリシリコン膜の
側面が逆テーパーになるまでポリシリコンのエッチング
を行なう工程と、 前記第１のレジスト膜を除去し、全面に前記ノンドープ
ドシリコン酸化膜を形成し、該ノンドープドシリコン酸
化膜をエッチバックして前記マスク酸化膜，前記第２の
ポリシリコン膜，前記シリコン酸化膜，並びに前記第１
のポリシリコン膜の側面に該ノンドープドシリコン酸化
膜からなるサイドウォール酸化膜を形成する工程と、 前記第２のポリシリコン膜の上面が完全に露出するまで
シリコン酸化膜のエッチバックを行ない、前記第２のポ
リシリコン膜，および前記シリコン酸化膜を除去する工
程と、を有することを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317004A JP2795107B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置の製造方法 |
| EP93119028A EP0599318A3 (en) | 1992-11-26 | 1993-11-25 | Method for manufacturing semiconductor device having groove-structured isolation |
| KR93025443A KR970008447B1 (en) | 1992-11-26 | 1993-11-26 | A method for fabricating semiconductor devices having trench isolation |
| US08/157,538 US5340769A (en) | 1992-11-26 | 1993-11-26 | Method for manufacturing semiconductor device having groove-structured isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317004A JP2795107B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163684A JPH06163684A (ja) | 1994-06-10 |
| JP2795107B2 true JP2795107B2 (ja) | 1998-09-10 |
Family
ID=18083343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317004A Expired - Lifetime JP2795107B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5340769A (ja) |
| EP (1) | EP0599318A3 (ja) |
| JP (1) | JP2795107B2 (ja) |
| KR (1) | KR970008447B1 (ja) |
Families Citing this family (15)
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| DE19652547C2 (de) | 1996-12-17 | 2002-04-25 | Infineon Technologies Ag | Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung |
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-
1993
- 1993-11-25 EP EP93119028A patent/EP0599318A3/en not_active Withdrawn
- 1993-11-26 KR KR93025443A patent/KR970008447B1/ko not_active IP Right Cessation
- 1993-11-26 US US08/157,538 patent/US5340769A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPH01144665A (ja) * | 1987-11-30 | 1989-06-06 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH03126255A (ja) * | 1989-10-11 | 1991-05-29 | Nippondenso Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0599318A2 (en) | 1994-06-01 |
| KR970008447B1 (en) | 1997-05-24 |
| EP0599318A3 (en) | 1997-11-19 |
| KR940012635A (ko) | 1994-06-24 |
| US5340769A (en) | 1994-08-23 |
| JPH06163684A (ja) | 1994-06-10 |
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