JP2786609B2 - 高帯域幅を可能とした半導体メモリ装置 - Google Patents
高帯域幅を可能とした半導体メモリ装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000003491 array Methods 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 238000011161 development Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100167439 Arabidopsis thaliana CLPC1 gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置（semi
conductor memory）に関するもので、特に、多重入出力
線（multi I/O line）の形成されるチップアーキテクチ
ャ（chip architecture）を実現することにより、高帯
域幅（high bandwidth）の達成を可能とする半導体メモ
リ装置に関するものである。
conductor memory）に関するもので、特に、多重入出力
線（multi I/O line）の形成されるチップアーキテクチ
ャ（chip architecture）を実現することにより、高帯
域幅（high bandwidth）の達成を可能とする半導体メモ
リ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の設計において考慮す
べき事項のうち、特に重要なものは適切なチップアーキ
テクチャの選定である。即ち、この分野でよく知られて
いるように、メモリの性能を示すパラメータ、例えば消
費電力、動作速度、チップサイズ等はアーキテクチャに
左右されるといっても過言ではなく、チップアーキテク
チャが柔軟（flexible）であるほど、これらの要求を最
大限に満足させられるようになる。このチップアーキテ
クチャの設計における柔軟性（flexibility ）は、周辺
回路の変更、追加、そして集積度を増す場合でも基本的
骨格構造は維持しつつ、同時に容易にこれらの変化に対
応できる点が重要である。
べき事項のうち、特に重要なものは適切なチップアーキ
テクチャの選定である。即ち、この分野でよく知られて
いるように、メモリの性能を示すパラメータ、例えば消
費電力、動作速度、チップサイズ等はアーキテクチャに
左右されるといっても過言ではなく、チップアーキテク
チャが柔軟（flexible）であるほど、これらの要求を最
大限に満足させられるようになる。このチップアーキテ
クチャの設計における柔軟性（flexibility ）は、周辺
回路の変更、追加、そして集積度を増す場合でも基本的
骨格構造は維持しつつ、同時に容易にこれらの変化に対
応できる点が重要である。
【０００３】現在の半導体メモリ装置の開発は大容量・
高集積化と共に高帯域幅を目指す傾向にあり、単純な高
集積メモリ装置ではなく、メモリが組み込まれるシステ
ムのシステム速度との同期化が可能な性能を備えた高帯
域幅の新たな概念のメモリ装置の開発が進められてい
る。例えば、６４Ｍ級以上の容量を有するメモリ装置、
特に２５６ＭＤＲＡＭをマザーバージョン（mother ver
sion）とするＲＡＭバスＤＲＡＭや同期式ＤＲＡＭの場
合、１動作サイクルで２５６ビットのデータ数を処理し
なければならない。従って、このような高帯域幅メモリ
装置の開発に対応するために、２５６ビット級マザーバ
ージョンとして使用されるメモリ装置のチップアーキテ
クチャとしては、２５６ビット（１サイクル）程度の内
部帯域幅をもたせるべきである。このような傾向に合わ
せて帯域幅を高められるようなチップアーキテクチャに
ついては、未だ開発研究の途上にある。
高集積化と共に高帯域幅を目指す傾向にあり、単純な高
集積メモリ装置ではなく、メモリが組み込まれるシステ
ムのシステム速度との同期化が可能な性能を備えた高帯
域幅の新たな概念のメモリ装置の開発が進められてい
る。例えば、６４Ｍ級以上の容量を有するメモリ装置、
特に２５６ＭＤＲＡＭをマザーバージョン（mother ver
sion）とするＲＡＭバスＤＲＡＭや同期式ＤＲＡＭの場
合、１動作サイクルで２５６ビットのデータ数を処理し
なければならない。従って、このような高帯域幅メモリ
装置の開発に対応するために、２５６ビット級マザーバ
ージョンとして使用されるメモリ装置のチップアーキテ
クチャとしては、２５６ビット（１サイクル）程度の内
部帯域幅をもたせるべきである。このような傾向に合わ
せて帯域幅を高められるようなチップアーキテクチャに
ついては、未だ開発研究の途上にある。
【０００４】また、大容量化が進められるとチップのサ
イズもそれに比例して大きくなり、その各配線の負荷
（loading ）も増加してデータの読出・書込に影響して
くるため、新たなチップアーキテクチャの必要性が更に
増してきている。
イズもそれに比例して大きくなり、その各配線の負荷
（loading ）も増加してデータの読出・書込に影響して
くるため、新たなチップアーキテクチャの必要性が更に
増してきている。
【０００５】以上の事情に関連して図１１に、現在提案
されている２５６Ｍ級用のチップアーキテクチャを示
す。このアーキテクチャに基づいた内部列系回路の構成
は、例えば米国特許第５，２４７，４８２号“SEMICOND
UCTOR MEMORY DEVICE WITH SPEED WRITE OPERATION”等
に詳しい。
されている２５６Ｍ級用のチップアーキテクチャを示
す。このアーキテクチャに基づいた内部列系回路の構成
は、例えば米国特許第５，２４７，４８２号“SEMICOND
UCTOR MEMORY DEVICE WITH SPEED WRITE OPERATION”等
に詳しい。
【０００６】２５６Ｍ級のＤＲＡＭを構成するために
は、折返し（folded）ビット線構造を採択した場合、３
２Ｋ個のワード線（ＷＬ）と１６Ｋ個のビット線（Ｂ
Ｌ）が必要である。勿論、今後１ビット線に５１２個の
セルを接続する技術の採用も予想されるが、現時点では
大凡１ビット線につき２５６個のセルを接続する傾向に
あるので、１つのワード線により２Ｍアレイ（array ）
が活性化（activation）されることになる。このメモリ
装置で、リフレッシュサイクルを１６Ｋと仮定すると一
度の行アドレスストローブ信号バーＲＡＳの活性化（en
able）により、チップ全体で２行分のワード線が活性化
されるので、２５６Ｍのチップ全体では８Ｍアレイが活
性化される。
は、折返し（folded）ビット線構造を採択した場合、３
２Ｋ個のワード線（ＷＬ）と１６Ｋ個のビット線（Ｂ
Ｌ）が必要である。勿論、今後１ビット線に５１２個の
セルを接続する技術の採用も予想されるが、現時点では
大凡１ビット線につき２５６個のセルを接続する傾向に
あるので、１つのワード線により２Ｍアレイ（array ）
が活性化（activation）されることになる。このメモリ
装置で、リフレッシュサイクルを１６Ｋと仮定すると一
度の行アドレスストローブ信号バーＲＡＳの活性化（en
able）により、チップ全体で２行分のワード線が活性化
されるので、２５６Ｍのチップ全体では８Ｍアレイが活
性化される。
【０００７】この図１１に示すように、長方形状とされ
るメモリセルアレイの各バンクのアレイ長手方向へ列配
列し且つアレイ長手方向の直交方向へ行配列し、アレイ
長手方向端部に列デコーダ、アレイ長手方向の直交方向
端部に行デコーダを配置する構造で、活性化されるアレ
イのセンスアンプ領域に２対のデータ入出力線を配設す
る構成であれば、２Ｍアレイから得られるデータはデー
タ入出力線の個数と同じ４個となる。従って、２５６Ｍ
のチップ全体では１６ビットのデータを得られる。しか
しこれは所望の内部帯域幅２５６ビットと大きな開きが
あるので、高帯域幅を得るのは困難である。また、この
アーキテクチャでは、データ入出力線の線負荷（line l
oading）、及び、データ入出力線とビット線とを接続す
るゲートトランジスタの接合負荷（junction loading）
が大きいので、読出時の入出力線電圧展開（develope）
がし難くなる。そして、図１１のようなデータ入出力線
がゲートトランジスタを通じてビット線と直接接続され
る構成なので、接合負荷及びビット線に損傷を与える可
能性があり、高集積のメモリ装置の構造としては適切で
ないとの評価がある。
るメモリセルアレイの各バンクのアレイ長手方向へ列配
列し且つアレイ長手方向の直交方向へ行配列し、アレイ
長手方向端部に列デコーダ、アレイ長手方向の直交方向
端部に行デコーダを配置する構造で、活性化されるアレ
イのセンスアンプ領域に２対のデータ入出力線を配設す
る構成であれば、２Ｍアレイから得られるデータはデー
タ入出力線の個数と同じ４個となる。従って、２５６Ｍ
のチップ全体では１６ビットのデータを得られる。しか
しこれは所望の内部帯域幅２５６ビットと大きな開きが
あるので、高帯域幅を得るのは困難である。また、この
アーキテクチャでは、データ入出力線の線負荷（line l
oading）、及び、データ入出力線とビット線とを接続す
るゲートトランジスタの接合負荷（junction loading）
が大きいので、読出時の入出力線電圧展開（develope）
がし難くなる。そして、図１１のようなデータ入出力線
がゲートトランジスタを通じてビット線と直接接続され
る構成なので、接合負荷及びビット線に損傷を与える可
能性があり、高集積のメモリ装置の構造としては適切で
ないとの評価がある。
【０００８】図１２は、図１１の構成での線負荷を軽減
させ、図１１よりは高帯域幅を得られるようにした例を
示している。この構成は、“1991 SYMPOSIUM ON VLSI
CIRCUITS”の第１３３〜１３４頁に開示されている論
文；“Circuit Techniques fora Wide Word I/O Path 6
4 Mega DRAM”にある技術である。
させ、図１１よりは高帯域幅を得られるようにした例を
示している。この構成は、“1991 SYMPOSIUM ON VLSI
CIRCUITS”の第１３３〜１３４頁に開示されている論
文；“Circuit Techniques fora Wide Word I/O Path 6
4 Mega DRAM”にある技術である。
【０００９】この図１２の技術では、データ入出力線の
線負荷をサブデータ入出力線（ＳＵＢ ＩＯ）、局部デ
ータ入出力線（ＬＯＣＡＬ ＩＯ）の使用で軽減させる
ようにしてあり、所定個数のセンスアンプをサブデータ
入出力線に統合し、差動増幅ステージを通じて局部デー
タ入出力線にデータを送るようにしている。このような
方式を使用すればある程度の内部帯域幅を実現すること
は可能であるが、書込時にデータが経るＮＭＯＳトラン
ジスタの個数が多いという大きな改善点がある。これを
詳細に説明するために、図１２のデータ入出力経路をブ
ロック図で簡略に図１３に示す。
線負荷をサブデータ入出力線（ＳＵＢ ＩＯ）、局部デ
ータ入出力線（ＬＯＣＡＬ ＩＯ）の使用で軽減させる
ようにしてあり、所定個数のセンスアンプをサブデータ
入出力線に統合し、差動増幅ステージを通じて局部デー
タ入出力線にデータを送るようにしている。このような
方式を使用すればある程度の内部帯域幅を実現すること
は可能であるが、書込時にデータが経るＮＭＯＳトラン
ジスタの個数が多いという大きな改善点がある。これを
詳細に説明するために、図１２のデータ入出力経路をブ
ロック図で簡略に図１３に示す。
【００１０】書込時（図中右）、局部データ入出力線に
送られるデータは、選定されたブロックの列情報を有す
る列情報信号（ＳＥＣ ＳＥＬＥＣＴ）の活性化により
トランジスタ２（図１２）を通過し、そして、サブデー
タ入出力線を決定する書込活性化信号（ＹＷＲＩＴＥ）
が活性化するとトランジスタ４（図１２）を通じてサブ
データ入出力線に伝送される。更に、１つのサブデータ
入出力線に接続された多数のビット線のうちの選択対象
のビット線を示す情報信号（Ｓ／Ａ ＳＥＬＥＣＴ）が
活性化すると、トランジスタ１０（図１２）を介してビ
ット線にデータが送られる。このように、書込時に３個
のＮＭＯＳトランジスタを経由しなければデータ入出力
線からビット線までデータが伝送されないので、線負荷
が大きくなる大容量・高集積のメモリ装置では書込動作
に不利となる、という改善点がある。
送られるデータは、選定されたブロックの列情報を有す
る列情報信号（ＳＥＣ ＳＥＬＥＣＴ）の活性化により
トランジスタ２（図１２）を通過し、そして、サブデー
タ入出力線を決定する書込活性化信号（ＹＷＲＩＴＥ）
が活性化するとトランジスタ４（図１２）を通じてサブ
データ入出力線に伝送される。更に、１つのサブデータ
入出力線に接続された多数のビット線のうちの選択対象
のビット線を示す情報信号（Ｓ／Ａ ＳＥＬＥＣＴ）が
活性化すると、トランジスタ１０（図１２）を介してビ
ット線にデータが送られる。このように、書込時に３個
のＮＭＯＳトランジスタを経由しなければデータ入出力
線からビット線までデータが伝送されないので、線負荷
が大きくなる大容量・高集積のメモリ装置では書込動作
に不利となる、という改善点がある。
【００１１】
【発明が解決しようとする課題】以上のような従来技術
に着目して本発明では、容易に高帯域幅が得られるチッ
プアーキテクチャで構成した半導体メモリ装置の提供を
目的とする。また、データ読出・書込時の更なる高速ア
クセスを可能にするチップアーキテクチャで構成した半
導体メモリ装置の提供を目的とする。加えて、データ伝
送におけるビット線及びデータ入出力線による線負荷を
抑制可能な半導体メモリ装置の提供を目的とする。そし
て、上述のようなビット線とメインデータ入出力線との
間に別途の局部データ入出力線等を設けなくとも高帯域
幅が得られ、書込動作を高速に行えるようなチップアー
キテクチャで構成した半導体メモリ装置の提供を目的と
する。
に着目して本発明では、容易に高帯域幅が得られるチッ
プアーキテクチャで構成した半導体メモリ装置の提供を
目的とする。また、データ読出・書込時の更なる高速ア
クセスを可能にするチップアーキテクチャで構成した半
導体メモリ装置の提供を目的とする。加えて、データ伝
送におけるビット線及びデータ入出力線による線負荷を
抑制可能な半導体メモリ装置の提供を目的とする。そし
て、上述のようなビット線とメインデータ入出力線との
間に別途の局部データ入出力線等を設けなくとも高帯域
幅が得られ、書込動作を高速に行えるようなチップアー
キテクチャで構成した半導体メモリ装置の提供を目的と
する。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明による半導体メモリ装置は、１本のワー
ド線選択に対応して多数のビット線がそれぞれ、少なく
とも同時に相互に異なる対応データ入出力線へ接続さ
れ、それにより高帯域幅を得ることが可能なチップアー
キテクチャを提案する。
るために本発明による半導体メモリ装置は、１本のワー
ド線選択に対応して多数のビット線がそれぞれ、少なく
とも同時に相互に異なる対応データ入出力線へ接続さ
れ、それにより高帯域幅を得ることが可能なチップアー
キテクチャを提案する。
【００１３】即ち本発明による半導体メモリ装置は、メ
モリセルを長方形状に集積したメモリセルアレイを有す
る半導体メモリ装置において、ワード線をアレイ長手方
向へ配線すると共にビット線を前記長手方向の直交方向
へ配線し、そして、前記直交方向へ、ビット線に対しデ
ータ伝送を行うデータ入出力線及びこのデータ入出力線
とビット線との電気的接続を選択するための列選択線を
配線することを特徴とする。この場合、列デコーダ及び
行デコーダの配置関係は、前述の従来例とは逆の関係に
なる。また、このような構造とする際には、対をなすデ
ータ入出力線の対間に列選択線を配線するとなおよい。
更に、データ入出力線を所定数ずつマルチプレクサを介
してメインデータ入出力線へ接続し、このメインデータ
入出力線からデータ入力、出力を行うようにもできる。
このときには、一度に入出力できるビット数の調整につ
いてより柔軟性が増すことになる。
モリセルを長方形状に集積したメモリセルアレイを有す
る半導体メモリ装置において、ワード線をアレイ長手方
向へ配線すると共にビット線を前記長手方向の直交方向
へ配線し、そして、前記直交方向へ、ビット線に対しデ
ータ伝送を行うデータ入出力線及びこのデータ入出力線
とビット線との電気的接続を選択するための列選択線を
配線することを特徴とする。この場合、列デコーダ及び
行デコーダの配置関係は、前述の従来例とは逆の関係に
なる。また、このような構造とする際には、対をなすデ
ータ入出力線の対間に列選択線を配線するとなおよい。
更に、データ入出力線を所定数ずつマルチプレクサを介
してメインデータ入出力線へ接続し、このメインデータ
入出力線からデータ入力、出力を行うようにもできる。
このときには、一度に入出力できるビット数の調整につ
いてより柔軟性が増すことになる。
【００１４】加えて、上記構成とした半導体メモリ装置
について、メモリセルアレイを複数のバンクに分割形成
し且つその各バンクをワード線方向で分割してサブアレ
イとし、その各サブアレイごとに列デコーダ及び行デコ
ーダを設け、更に、各サブアレイをビット線方向で分割
して単位アレイとし且つその各単位アレイをワード線方
向で分割して基準ブロックとし、そして、データ入出力
線をサブアレイ内の単位アレイ共通に設け、列選択線に
より基準ブロックごとにビット線とデータ入出力線との
間の接続選択を行うようにすることを特徴とする。そし
てこの場合に、１データ入出力線に対し所定数ずつ接続
させるようにしたビット線を選択するためのビット線選
択信号を発生し、列選択線による列選択信号で基準ブロ
ックごとにビット線接続するデータ入出力線を選択し且
つこの選択したデータ入出力線についての前記所定数の
ビット線のいずれかをビット線選択信号により選択して
接続を行うことを特徴とする。このとき特に、ビット線
選択信号用の信号線をワード線方向へ配線すると、より
大なる高帯域幅を得ることが容易となる。
について、メモリセルアレイを複数のバンクに分割形成
し且つその各バンクをワード線方向で分割してサブアレ
イとし、その各サブアレイごとに列デコーダ及び行デコ
ーダを設け、更に、各サブアレイをビット線方向で分割
して単位アレイとし且つその各単位アレイをワード線方
向で分割して基準ブロックとし、そして、データ入出力
線をサブアレイ内の単位アレイ共通に設け、列選択線に
より基準ブロックごとにビット線とデータ入出力線との
間の接続選択を行うようにすることを特徴とする。そし
てこの場合に、１データ入出力線に対し所定数ずつ接続
させるようにしたビット線を選択するためのビット線選
択信号を発生し、列選択線による列選択信号で基準ブロ
ックごとにビット線接続するデータ入出力線を選択し且
つこの選択したデータ入出力線についての前記所定数の
ビット線のいずれかをビット線選択信号により選択して
接続を行うことを特徴とする。このとき特に、ビット線
選択信号用の信号線をワード線方向へ配線すると、より
大なる高帯域幅を得ることが容易となる。
【００１５】より具体的には、本発明による半導体メモ
リ装置は、メモリセルを長方形状に集積したメモリセル
アレイを有する半導体メモリ装置において、それぞれ多
数のメモリセルを貯蔵した複数の基準ブロックからメモ
リセルアレイを構成し、そして、アレイ長手方向へ配線
したワード線と、前記長手方向の直交方向へ配線したビ
ット線対と、アレイ上部で前記直交方向へ配線して所定
数のビット線対ごとに１つずつ設けたデータ入出力線対
と、基準ブロックごとにビット線対及びデータ入出力線
対の間を選択接続するための前記直交方向へ配線した列
選択線と、を備えることを特徴とする。
リ装置は、メモリセルを長方形状に集積したメモリセル
アレイを有する半導体メモリ装置において、それぞれ多
数のメモリセルを貯蔵した複数の基準ブロックからメモ
リセルアレイを構成し、そして、アレイ長手方向へ配線
したワード線と、前記長手方向の直交方向へ配線したビ
ット線対と、アレイ上部で前記直交方向へ配線して所定
数のビット線対ごとに１つずつ設けたデータ入出力線対
と、基準ブロックごとにビット線対及びデータ入出力線
対の間を選択接続するための前記直交方向へ配線した列
選択線と、を備えることを特徴とする。
【００１６】また、メモリセルを長方形状に集積したメ
モリセルアレイを有する半導体メモリ装置において、そ
れぞれ多数のメモリセルを貯蔵した複数の基準ブロック
をアレイ長手方向へ配設した単位アレイからメモリセル
アレイを構成し、そして、前記長手方向へ配線したワー
ド線と、前記長手方向の直交方向へ配線したビット線対
と、ワード線を選択するための行デコーダと、ビット線
対を選択するための列デコーダと、所定数のビット線対
ごとに１つずつ設け且つ所定数の単位アレイ共通に使用
するようにして前記直交方向へ配線したデータ入出力線
対と、基準ブロックごとにビット線対及びデータ入出力
線対の間を選択接続するための、データ入出力線対の対
間に前記直交方向へ配線した列選択線と、前記直交方向
へ配線して所定数のデータ入出力線対ごとに１つずつ設
けたメインデータ入出力線対と、を備え、メモリ活性化
時に前記長手方向へ単位アレイが活性化されることを特
徴とする。
モリセルアレイを有する半導体メモリ装置において、そ
れぞれ多数のメモリセルを貯蔵した複数の基準ブロック
をアレイ長手方向へ配設した単位アレイからメモリセル
アレイを構成し、そして、前記長手方向へ配線したワー
ド線と、前記長手方向の直交方向へ配線したビット線対
と、ワード線を選択するための行デコーダと、ビット線
対を選択するための列デコーダと、所定数のビット線対
ごとに１つずつ設け且つ所定数の単位アレイ共通に使用
するようにして前記直交方向へ配線したデータ入出力線
対と、基準ブロックごとにビット線対及びデータ入出力
線対の間を選択接続するための、データ入出力線対の対
間に前記直交方向へ配線した列選択線と、前記直交方向
へ配線して所定数のデータ入出力線対ごとに１つずつ設
けたメインデータ入出力線対と、を備え、メモリ活性化
時に前記長手方向へ単位アレイが活性化されることを特
徴とする。
【００１７】或いは、メモリセルを長方形状に集積した
メモリセルアレイを有する半導体メモリ装置において、
多数のメモリセルを貯蔵した基準ブロックと、この基準
ブロックをアレイ長手方向へ複数ずつ配設してなる単位
アレイと、この単位アレイを前記長手方向の直交方向へ
複数ずつ配設してなるサブアレイと、からメモリセルア
レイを構成し、そして、前記長手方向へ配線したワード
線と、前記直交方向へ配線したビット線対と、所定数の
ビット線対ごとに１つずつ設け且つサブアレイ内の単位
ブロック共通に使用するようにしてサブアレイの上部で
前記直交方向へ配線したデータ入出力線対と、ビット線
対及びデータ入出力線対の間の接続選択を行う列ゲート
と、基準ブロックごとに列ゲートを選択するための前記
直交方向へ配線した列選択線と、所定数のデータ入出力
線対ごとに１つずつ設けたメインデータ入出力線対と、
データ入出力線対及びメインデータ入出力線対の間の接
続を行うためのマルチプレクサと、を備え、サブアレイ
内の単位アレイに対し、メインデータ入出力線対数分の
データアクセスを行えるようになっていることを特徴と
する。
メモリセルアレイを有する半導体メモリ装置において、
多数のメモリセルを貯蔵した基準ブロックと、この基準
ブロックをアレイ長手方向へ複数ずつ配設してなる単位
アレイと、この単位アレイを前記長手方向の直交方向へ
複数ずつ配設してなるサブアレイと、からメモリセルア
レイを構成し、そして、前記長手方向へ配線したワード
線と、前記直交方向へ配線したビット線対と、所定数の
ビット線対ごとに１つずつ設け且つサブアレイ内の単位
ブロック共通に使用するようにしてサブアレイの上部で
前記直交方向へ配線したデータ入出力線対と、ビット線
対及びデータ入出力線対の間の接続選択を行う列ゲート
と、基準ブロックごとに列ゲートを選択するための前記
直交方向へ配線した列選択線と、所定数のデータ入出力
線対ごとに１つずつ設けたメインデータ入出力線対と、
データ入出力線対及びメインデータ入出力線対の間の接
続を行うためのマルチプレクサと、を備え、サブアレイ
内の単位アレイに対し、メインデータ入出力線対数分の
データアクセスを行えるようになっていることを特徴と
する。
【００１８】或いはまた、メモリセルを長方形状に集積
したメモリセルアレイを有する半導体メモリ装置におい
て、多数のメモリセルを貯蔵した基準ブロックと、この
基準ブロックをアレイ長手方向へ複数ずつ配設してなる
単位アレイと、この単位アレイを前記長手方向の直交方
向へ複数ずつ配設してなるサブアレイと、からメモリセ
ルアレイを構成し、そして、前記長手方向へ配線したワ
ード線と、前記直交方向へ配線したビット線対と、２n
（ｎは自然数）個のビット線対ごとに１つずつ設け且つ
サブアレイ内の単位ブロック共通に使用するようにして
前記直交方向へ配線したデータ入出力線対と、ビット線
対及びデータ入出力線対との間の接続選択を行う列ゲー
トと、基準ブロックごとに列ゲートを選択するための前
記直交方向へ配線した列選択線と、読出動作で２n 個の
ビット線対のいずれかをデータ入出力線対へ選択接続す
るための読出選択信号線と、書込動作で２n 個のビット
線対のいずれかをデータ入出力線対へ選択接続するため
の書込選択信号線と、所定数のデータ入出力線対ごとに
１つずつ対応させてマルチプレクサを介し接続したメイ
ンデータ入出力線対と、を備えることを特徴とする。こ
の場合の読出選択信号及び書込選択信号が上述のビット
線選択信号であり、従って読出選択信号線と書込選択信
号線はワード線方向（前記長手方向）へ配線するとよ
い。
したメモリセルアレイを有する半導体メモリ装置におい
て、多数のメモリセルを貯蔵した基準ブロックと、この
基準ブロックをアレイ長手方向へ複数ずつ配設してなる
単位アレイと、この単位アレイを前記長手方向の直交方
向へ複数ずつ配設してなるサブアレイと、からメモリセ
ルアレイを構成し、そして、前記長手方向へ配線したワ
ード線と、前記直交方向へ配線したビット線対と、２n
（ｎは自然数）個のビット線対ごとに１つずつ設け且つ
サブアレイ内の単位ブロック共通に使用するようにして
前記直交方向へ配線したデータ入出力線対と、ビット線
対及びデータ入出力線対との間の接続選択を行う列ゲー
トと、基準ブロックごとに列ゲートを選択するための前
記直交方向へ配線した列選択線と、読出動作で２n 個の
ビット線対のいずれかをデータ入出力線対へ選択接続す
るための読出選択信号線と、書込動作で２n 個のビット
線対のいずれかをデータ入出力線対へ選択接続するため
の書込選択信号線と、所定数のデータ入出力線対ごとに
１つずつ対応させてマルチプレクサを介し接続したメイ
ンデータ入出力線対と、を備えることを特徴とする。こ
の場合の読出選択信号及び書込選択信号が上述のビット
線選択信号であり、従って読出選択信号線と書込選択信
号線はワード線方向（前記長手方向）へ配線するとよ
い。
【００１９】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、共通する部分については
できるだけ同じ符号を付してある。
参照して詳細に説明する。尚、共通する部分については
できるだけ同じ符号を付してある。
【００２０】以下の説明においては、データ入出力線等
の垂直構造、ビット線センシング回路、及びマルチプレ
クサ等の特定詳細を本発明のより全般的な理解のために
提供する。しかしながら、以下の詳細な説明を参照すれ
ばそれら特定詳細でなくとも本発明を実施可能であるこ
とは、この技術分野で通常の知識を有する者であれば自
明であろう。また、以下の説明で使用する用語の中で、
“単位アレイ”は、所定数の組に分けたワード線の１組
に対応するセルアレイを意味し、“サブアレイ”は、１
群の行デコーダと１群の列デコーダによって選択可能な
セルアレイであって、１つのマルチプレクサに接続され
たデータ入出力線を共有する複数個の単位アレイからな
るセルアレイを意味する。
の垂直構造、ビット線センシング回路、及びマルチプレ
クサ等の特定詳細を本発明のより全般的な理解のために
提供する。しかしながら、以下の詳細な説明を参照すれ
ばそれら特定詳細でなくとも本発明を実施可能であるこ
とは、この技術分野で通常の知識を有する者であれば自
明であろう。また、以下の説明で使用する用語の中で、
“単位アレイ”は、所定数の組に分けたワード線の１組
に対応するセルアレイを意味し、“サブアレイ”は、１
群の行デコーダと１群の列デコーダによって選択可能な
セルアレイであって、１つのマルチプレクサに接続され
たデータ入出力線を共有する複数個の単位アレイからな
るセルアレイを意味する。
【００２１】図１及び図２は、本発明によるチップアー
キテクチャで構成した半導体メモリ装置の平面構造を示
す。これら図１及び図２に示すのは、本発明による新た
なチップアーキテクチャで、２５６ＭＤＲＡＭの場合を
一例として示してある。尚、図１及び図２は１チップに
おけるもので、図１中の右上に示すような連結関係にあ
る。これら図面に基づく次の説明は、特に、図１１に示
した従来のチップアーキテクチャに比べると、より容易
に理解できるであろう。
キテクチャで構成した半導体メモリ装置の平面構造を示
す。これら図１及び図２に示すのは、本発明による新た
なチップアーキテクチャで、２５６ＭＤＲＡＭの場合を
一例として示してある。尚、図１及び図２は１チップに
おけるもので、図１中の右上に示すような連結関係にあ
る。これら図面に基づく次の説明は、特に、図１１に示
した従来のチップアーキテクチャに比べると、より容易
に理解できるであろう。
【００２２】図１及び図２に示すように、このメモリ装
置のメモリセルアレイは長方形状で４個のバンク（ban
k）構成とされ、図中上側と下側に各１つずつ２個のバ
ンクがそれぞれ図示してある。そして、１つのバンク内
には２つのサブアレイ２２が設けられ、更に、１つのサ
ブアレイ２２内には、アレイ長手方向の直交方向（図中
縦方向）で分割した１６個の単位アレイ１２が設けられ
ている。１つの単位アレイ１２には２Ｍ（Ｍ＝２20）の
メモリセルが集積してあり、従って、１つのサブアレイ
２２は２Ｍ×１６＝３２Ｍで、１つのバンクは６４Ｍで
ある。また、サブアレイ２２のアレイ長手方向（図中横
方向）端部に行デコーダ１８が設けられている。つま
り、１バンクをアレイ長手方向で分割して６４Ｍを３２
Ｍに区分担当するように設けてあり、ワード線負荷が低
減されている。従って、このメモリ装置は、アレイ長手
方向へ配線したワード線方向へメモリの活性化が遂行さ
れる。即ち、図１及び図２に示すように、アレイ長手方
向の同じ行に存在する単位アレイ１２ごとに活性化が行
われる。
置のメモリセルアレイは長方形状で４個のバンク（ban
k）構成とされ、図中上側と下側に各１つずつ２個のバ
ンクがそれぞれ図示してある。そして、１つのバンク内
には２つのサブアレイ２２が設けられ、更に、１つのサ
ブアレイ２２内には、アレイ長手方向の直交方向（図中
縦方向）で分割した１６個の単位アレイ１２が設けられ
ている。１つの単位アレイ１２には２Ｍ（Ｍ＝２20）の
メモリセルが集積してあり、従って、１つのサブアレイ
２２は２Ｍ×１６＝３２Ｍで、１つのバンクは６４Ｍで
ある。また、サブアレイ２２のアレイ長手方向（図中横
方向）端部に行デコーダ１８が設けられている。つま
り、１バンクをアレイ長手方向で分割して６４Ｍを３２
Ｍに区分担当するように設けてあり、ワード線負荷が低
減されている。従って、このメモリ装置は、アレイ長手
方向へ配線したワード線方向へメモリの活性化が遂行さ
れる。即ち、図１及び図２に示すように、アレイ長手方
向の同じ行に存在する単位アレイ１２ごとに活性化が行
われる。
【００２３】この例の構成において、ビット線（Ｂ
Ｌ）、データ入出力線（ＩＯ）、列選択線（ＣＳＬ）
は、アレイ長手方向の直交方向に配線されている。そし
て、特に相互の信号干渉を考慮して、列選択線が互いに
直接隣接しないように、更に、データ入出力線とその相
補データ入出力線（バーＩＯ）も互いに直接隣接しない
ように形成しておくのがよい。尚、図１及び図２では混
同を避けて分かりやすく示すため、１つのバンク内の２
つのサブアレイ２２について、一方はデータ入出力線の
みを示し、他方は列選択線のみを示すようにしてある。
これらデータ入出力線や列選択線は、１つのサブアレイ
２２内にすべて存在することは当然である。
Ｌ）、データ入出力線（ＩＯ）、列選択線（ＣＳＬ）
は、アレイ長手方向の直交方向に配線されている。そし
て、特に相互の信号干渉を考慮して、列選択線が互いに
直接隣接しないように、更に、データ入出力線とその相
補データ入出力線（バーＩＯ）も互いに直接隣接しない
ように形成しておくのがよい。尚、図１及び図２では混
同を避けて分かりやすく示すため、１つのバンク内の２
つのサブアレイ２２について、一方はデータ入出力線の
みを示し、他方は列選択線のみを示すようにしてある。
これらデータ入出力線や列選択線は、１つのサブアレイ
２２内にすべて存在することは当然である。
【００２４】図１及び図２に示すチップアーキテクチャ
の一番大きな特徴は、より多くのデータを一度に読出す
ための図１２に示すような局部データ入出力線が不要な
こと、更には書込動作を高速実行できることである（詳
しくは後述）。
の一番大きな特徴は、より多くのデータを一度に読出す
ための図１２に示すような局部データ入出力線が不要な
こと、更には書込動作を高速実行できることである（詳
しくは後述）。
【００２５】上記構成による高帯域幅の達成を説明する
と次の通りである。３２Ｍのサブアレイ２２内でメモリ
ブロックを構成する単位アレイ１２は、５１２本で１組
にしたワード線にそれぞれ対応させてある。そして、単
位アレイ１２において、５１２本（即ち２５６対）で１
組にしたビット線にそれぞれ対応させて基準ブロックが
１６個形成されている。即ち、各単位アレイ１２はアレ
イ長手方向で１６個に分割されて基準ブロックが設けら
れている。これから分かるように１つの基準ブロックは
１２８Ｋとされ、従って１つの単位アレイ１２内には、
４０９６（２５６列×１６）対のビット線が設けられて
いる。
と次の通りである。３２Ｍのサブアレイ２２内でメモリ
ブロックを構成する単位アレイ１２は、５１２本で１組
にしたワード線にそれぞれ対応させてある。そして、単
位アレイ１２において、５１２本（即ち２５６対）で１
組にしたビット線にそれぞれ対応させて基準ブロックが
１６個形成されている。即ち、各単位アレイ１２はアレ
イ長手方向で１６個に分割されて基準ブロックが設けら
れている。これから分かるように１つの基準ブロックは
１２８Ｋとされ、従って１つの単位アレイ１２内には、
４０９６（２５６列×１６）対のビット線が設けられて
いる。
【００２６】リフレッシュサイクルを１６Ｋ単位で実行
する場合、６４Ｍの１バンクで１つのワード線と２Ｍの
単位アレイ１２が活性化される。このときの単位アレイ
１２についてのデータ入出力線の個数は次のようにな
る。即ち、２n 対のビット線を１つのデータ入出力線対
に接続すると、４０９６／２n （＝２m ）対の入出力線
（相補対）を設けることになる。このデータ入出力線を
マルチプレクサ（multiplexer ）２０を通じて一定個数
ずつ統合すれば、２k 対のメインデータ入出力線（ＭＩ
Ｏ：これも相補対）を得られる。つまり、一度の行アド
レスストローブ信号バーＲＡＳの活性化で、単位アレイ
１２に接続した２m 対のデータ入出力線、及び２k 対の
メインデータ入出力線を得ることができ、そして２５６
Ｍのチップ全体では、２k ×４ビットのデータを得るこ
とが可能となる。例えば、８対のビット線を１対のデー
タ入出力線に接続した場合、単位アレイ１２についての
データ入出力線は５１２対（２n ＝８）となり、そし
て、８対のデータ入出力線を１対のメインデータ入出力
線に接続したとすると、メインデータ入出力線は６４対
となる。従って、１つのサブアレイ２２に６４対のメイ
ンデータ入出力線が存在すれば、結果的に２５６Ｍのチ
ップ全体から一度に２５６ビットのデータが得られる。
する場合、６４Ｍの１バンクで１つのワード線と２Ｍの
単位アレイ１２が活性化される。このときの単位アレイ
１２についてのデータ入出力線の個数は次のようにな
る。即ち、２n 対のビット線を１つのデータ入出力線対
に接続すると、４０９６／２n （＝２m ）対の入出力線
（相補対）を設けることになる。このデータ入出力線を
マルチプレクサ（multiplexer ）２０を通じて一定個数
ずつ統合すれば、２k 対のメインデータ入出力線（ＭＩ
Ｏ：これも相補対）を得られる。つまり、一度の行アド
レスストローブ信号バーＲＡＳの活性化で、単位アレイ
１２に接続した２m 対のデータ入出力線、及び２k 対の
メインデータ入出力線を得ることができ、そして２５６
Ｍのチップ全体では、２k ×４ビットのデータを得るこ
とが可能となる。例えば、８対のビット線を１対のデー
タ入出力線に接続した場合、単位アレイ１２についての
データ入出力線は５１２対（２n ＝８）となり、そし
て、８対のデータ入出力線を１対のメインデータ入出力
線に接続したとすると、メインデータ入出力線は６４対
となる。従って、１つのサブアレイ２２に６４対のメイ
ンデータ入出力線が存在すれば、結果的に２５６Ｍのチ
ップ全体から一度に２５６ビットのデータが得られる。
【００２７】このようにこの実施例のチップアーキテク
チャは、半導体メモリ装置の開発傾向に応じて更に多く
のビット数が必要とされる場合でも、データ入出力線に
接続するビット線数、そしてメインデータ入出力線に接
続するデータ入出力線数を調節して最適とできる柔軟性
をもつことになる。
チャは、半導体メモリ装置の開発傾向に応じて更に多く
のビット数が必要とされる場合でも、データ入出力線に
接続するビット線数、そしてメインデータ入出力線に接
続するデータ入出力線数を調節して最適とできる柔軟性
をもつことになる。
【００２８】図３は、図１及び図２のチップアーキテク
チャの理解を容易にするために概略的に示すもので、デ
ータ入出力線と列選択線の配線構造の一例を示す。同図
に示すように、データ入出力線とその相補データ入出力
線との間、つまりデータ入出力線対の対間に列選択線を
配置する構造をチップ上で繰り返す方法で配線されてい
る。この本発明による配線構造と従来の配線構造とを比
較してみる。
チャの理解を容易にするために概略的に示すもので、デ
ータ入出力線と列選択線の配線構造の一例を示す。同図
に示すように、データ入出力線とその相補データ入出力
線との間、つまりデータ入出力線対の対間に列選択線を
配置する構造をチップ上で繰り返す方法で配線されてい
る。この本発明による配線構造と従来の配線構造とを比
較してみる。
【００２９】先ず、図１２に示すような従来技術のデー
タ入出力線及び列情報信号（ＳＥＣＳＥＬＥＣＴ）線の
配線構造では、ビット線情報信号（Ｓ／Ａ ＳＥＬＥＣ
Ｔ）線をビット線の各対ごとに１つずつ必要とする。そ
して、同じ方向にサブ・局部の２つのデータ入出力線、
列情報信号線、読出活性化信号（ＹＲＥＡＤ）線、書込
活性化信号（ＹＷＲＩＴＥ）線を配線しなければならな
い。即ち、少なくとも５種類を配線する基本構造を反復
させることになる。このため、高帯域幅を得るためによ
り多くのデータ入出力線が必要となる場合に、集積性に
影響してくるのは明らかである。
タ入出力線及び列情報信号（ＳＥＣＳＥＬＥＣＴ）線の
配線構造では、ビット線情報信号（Ｓ／Ａ ＳＥＬＥＣ
Ｔ）線をビット線の各対ごとに１つずつ必要とする。そ
して、同じ方向にサブ・局部の２つのデータ入出力線、
列情報信号線、読出活性化信号（ＹＲＥＡＤ）線、書込
活性化信号（ＹＷＲＩＴＥ）線を配線しなければならな
い。即ち、少なくとも５種類を配線する基本構造を反復
させることになる。このため、高帯域幅を得るためによ
り多くのデータ入出力線が必要となる場合に、集積性に
影響してくるのは明らかである。
【００３０】一方、この実施例によれば、データ入出力
線と列選択線の２種類を配線する基本構造を反復させれ
ばよいので集積性に優れており、しかも配線位置をアレ
イ上部とできるので、高帯域幅を得るためにデータ入出
力線を容易に増やすことが可能である。また、この例の
ようにデータ入出力線の相補対の間に列選択線を配線す
る構造とすれば、データ入出力線対間で電位展開時に発
生し得る容量カップリングを抑制できるし、更に、列選
択線間についても隣接を防げるので同様の作用を得られ
る。但し、これは最適例であり、データ入出力線及び列
選択線の配設はこれ以外にも、容量カップリング等を気
にしないですめば“ＩＯ−バーＩＯ−ＣＳＬ”のような
配線構造とすることも勿論可能で、多様に変形できる。
線と列選択線の２種類を配線する基本構造を反復させれ
ばよいので集積性に優れており、しかも配線位置をアレ
イ上部とできるので、高帯域幅を得るためにデータ入出
力線を容易に増やすことが可能である。また、この例の
ようにデータ入出力線の相補対の間に列選択線を配線す
る構造とすれば、データ入出力線対間で電位展開時に発
生し得る容量カップリングを抑制できるし、更に、列選
択線間についても隣接を防げるので同様の作用を得られ
る。但し、これは最適例であり、データ入出力線及び列
選択線の配設はこれ以外にも、容量カップリング等を気
にしないですめば“ＩＯ−バーＩＯ−ＣＳＬ”のような
配線構造とすることも勿論可能で、多様に変形できる。
【００３１】加えて、図３に示すように、データ入出力
線及び列選択線の配線層を上層としてその下層にビット
線及びワード線の配線層を設けるようにし、そして、ワ
ード線は上述のようにアレイ長手方向へ形成すると共
に、ビット線、データ入出力線、及び列選択線はアレイ
長手方向の直交方向へ互いに平行に形成すると好まし
い。即ち、製造工程やレイアウト・集積化を容易に設計
できる。
線及び列選択線の配線層を上層としてその下層にビット
線及びワード線の配線層を設けるようにし、そして、ワ
ード線は上述のようにアレイ長手方向へ形成すると共
に、ビット線、データ入出力線、及び列選択線はアレイ
長手方向の直交方向へ互いに平行に形成すると好まし
い。即ち、製造工程やレイアウト・集積化を容易に設計
できる。
【００３２】図４は、図１及び図２のチップアーキテク
チャに従った場合の列（column）系回路、具体的にはビ
ット線センシング回路の一例を示す概略回路図である。
このうち、点線ブロック２４で示す部分がビット線デー
タ感知動作に直接的に関与するビット線センシング回路
である。この例のビット線センシング回路２４は次のよ
うな構成とされている。
チャに従った場合の列（column）系回路、具体的にはビ
ット線センシング回路の一例を示す概略回路図である。
このうち、点線ブロック２４で示す部分がビット線デー
タ感知動作に直接的に関与するビット線センシング回路
である。この例のビット線センシング回路２４は次のよ
うな構成とされている。
【００３３】先ずセンスアンプ１４（図１及び図２）
は、ビット線対（ＢＬ，バーＢＬ）に接続されてビット
線データを感知増幅するＰ形センスアンプ３２及びＮ形
センスアンプ３４からなる構成としてある。
は、ビット線対（ＢＬ，バーＢＬ）に接続されてビット
線データを感知増幅するＰ形センスアンプ３２及びＮ形
センスアンプ３４からなる構成としてある。
【００３４】ＮＭＯＳＦＥＴで形成したトランジスタ３
６，３８，４２，４４から書込系スイッチ回路が構成さ
れている。書込用トランジスタ３６は、書込選択信号
（ＷＳ：Write Select）をゲート端子に受けてデータ入
出力線（ＩＯ）にドレイン端子が接続されており、そし
て書込用トランジスタ４２は、書込選択信号をゲート端
子に受けて相補データ入出力線（バーＩＯ）にドレイン
端子が接続されている。また、書込用トランジスタ３８
は、列選択信号（ＣＳＬ：列選択線で伝送される信号）
をゲート端子に受け、書込用トランジスタ３６のソース
端子とビット線（ＢＬ）との間にチャネル接続されてお
り、そして書込用トランジスタ４４は、列選択信号をゲ
ート端子に受け、書込用トランジスタ４２のソース端子
と相補ビット線（バーＢＬ）との間にチャネル接続され
ている。
６，３８，４２，４４から書込系スイッチ回路が構成さ
れている。書込用トランジスタ３６は、書込選択信号
（ＷＳ：Write Select）をゲート端子に受けてデータ入
出力線（ＩＯ）にドレイン端子が接続されており、そし
て書込用トランジスタ４２は、書込選択信号をゲート端
子に受けて相補データ入出力線（バーＩＯ）にドレイン
端子が接続されている。また、書込用トランジスタ３８
は、列選択信号（ＣＳＬ：列選択線で伝送される信号）
をゲート端子に受け、書込用トランジスタ３６のソース
端子とビット線（ＢＬ）との間にチャネル接続されてお
り、そして書込用トランジスタ４４は、列選択信号をゲ
ート端子に受け、書込用トランジスタ４２のソース端子
と相補ビット線（バーＢＬ）との間にチャネル接続され
ている。
【００３５】一方、ＮＭＯＳＦＥＴで形成したトランジ
スタ４０，４６，４８，５０，５２が読出系スイッチ回
路を構成している。放電用トランジスタ４０は、列選択
信号をゲート端子に受けて接地端（ＧＮＤ）にソース端
子が接続されている。読出用トランジスタ４６は、ビッ
ト線にゲート端子が接続され、放電用トランジスタ４０
のドレイン端子にソース端子が接続されており、そして
読出用トランジスタ４８は、読出選択信号（ＲＳ：Read
Select）をゲート端子に受け、読出用トランジスタ４
６のドレイン端子と相補データ入出力線との間にチャネ
ル接続されている。また、読出用トランジスタ５０は、
相補ビット線にゲート端子が接続され、放電用トランジ
スタ４０のドレイン端子にソース端子が接続されてお
り、そして読出用トランジスタ５２は、読出選択信号を
ゲート端子に受け、読出用トランジスタ５０のドレイン
端子とデータ入出力線との間にチャネル接続されてい
る。
スタ４０，４６，４８，５０，５２が読出系スイッチ回
路を構成している。放電用トランジスタ４０は、列選択
信号をゲート端子に受けて接地端（ＧＮＤ）にソース端
子が接続されている。読出用トランジスタ４６は、ビッ
ト線にゲート端子が接続され、放電用トランジスタ４０
のドレイン端子にソース端子が接続されており、そして
読出用トランジスタ４８は、読出選択信号（ＲＳ：Read
Select）をゲート端子に受け、読出用トランジスタ４
６のドレイン端子と相補データ入出力線との間にチャネ
ル接続されている。また、読出用トランジスタ５０は、
相補ビット線にゲート端子が接続され、放電用トランジ
スタ４０のドレイン端子にソース端子が接続されてお
り、そして読出用トランジスタ５２は、読出選択信号を
ゲート端子に受け、読出用トランジスタ５０のドレイン
端子とデータ入出力線との間にチャネル接続されてい
る。
【００３６】以上のうち、列選択信号により制御される
トランジスタ３８，４０，４４が列選択、即ちビット線
とデータ入出力線との接続選択を実質的に行う列ゲート
である。更に図４には、上記ビット線センシング回路２
４の他に、ワード線（ＷＬ）の活性化で選択されるメモ
リセル２６と、図中左側のビット線対を等化するための
等化回路２８Ｉ、図中左側のビット線対用の分離トラン
ジスタ３０Ｉ、そして、図中右側のビット線対を等化す
るための等化回路２８Ｊ、図中右側のビット線対用の分
離トランジスタ３０Ｊを示してある。これらは、説明す
るまでもなくよく知られた回路構成である。
トランジスタ３８，４０，４４が列選択、即ちビット線
とデータ入出力線との接続選択を実質的に行う列ゲート
である。更に図４には、上記ビット線センシング回路２
４の他に、ワード線（ＷＬ）の活性化で選択されるメモ
リセル２６と、図中左側のビット線対を等化するための
等化回路２８Ｉ、図中左側のビット線対用の分離トラン
ジスタ３０Ｉ、そして、図中右側のビット線対を等化す
るための等化回路２８Ｊ、図中右側のビット線対用の分
離トランジスタ３０Ｊを示してある。これらは、説明す
るまでもなくよく知られた回路構成である。
【００３７】読出選択信号及び書込選択信号用の各信号
線は、上述の図１〜図３で考えた場合、データ入出力線
や列選択線の配線方向に対する直交方向、即ちアレイ長
手方向へ配線する。また、図４中に示した各制御信号、
φＥＱＩ，φＩＳＯＩ，ＬＡ，バーＬＡ，φＩＳＯＪ，
φＥＱＪについては、本願出願人による１９９２年７月
１３日付韓国特許出願９２−１２４３６号『ヒューズボ
ックスを共有する行冗長回路』に開示されている。尚、
本発明に係るチップアーキテクチャに沿ったメモリ装置
におけるビット線センシング回路については、図４に示
す実施例に限られるものではないことは勿論である。例
えば、読出選択信号及び書込選択信号からなるビット線
選択信号を用いずとも、列選択信号のみでデータ入出力
線へのビット線接続選択を行う構成等は容易に想到でき
よう。
線は、上述の図１〜図３で考えた場合、データ入出力線
や列選択線の配線方向に対する直交方向、即ちアレイ長
手方向へ配線する。また、図４中に示した各制御信号、
φＥＱＩ，φＩＳＯＩ，ＬＡ，バーＬＡ，φＩＳＯＪ，
φＥＱＪについては、本願出願人による１９９２年７月
１３日付韓国特許出願９２−１２４３６号『ヒューズボ
ックスを共有する行冗長回路』に開示されている。尚、
本発明に係るチップアーキテクチャに沿ったメモリ装置
におけるビット線センシング回路については、図４に示
す実施例に限られるものではないことは勿論である。例
えば、読出選択信号及び書込選択信号からなるビット線
選択信号を用いずとも、列選択信号のみでデータ入出力
線へのビット線接続選択を行う構成等は容易に想到でき
よう。
【００３８】ビット線センシング回路２４によるセンシ
ング動作、即ちセルデータの読出・書込について、その
読出・書込動作の各タイミングを示した図５及び図６の
信号波形図を参照して説明する。
ング動作、即ちセルデータの読出・書込について、その
読出・書込動作の各タイミングを示した図５及び図６の
信号波形図を参照して説明する。
【００３９】読出動作（図５）では、よく知られている
ように、行アドレスストローブ信号バーＲＡＳ及び列ア
ドレスストローブ信号バーＣＡＳの活性化入力に同期し
て行アドレス及び列アドレスが入力され、メモリセルが
選択される。この実施例では、２５６Ｍ級ＤＲＡＭを対
象にし、２５６ビットのデータを出力する場合を例とし
て説明するので、先の説明で例示したように１対のデー
タ入出力線に８対のビット線が接続されることになる。
１つの列選択線は、各基準ブロックごとに読出を行うデ
ータ入出力線を選択するので、この例の場合、データ入
出力線に接続されている８対のビット線を同時選択する
役割をもつ。そして、この８対のビット線のうちの１つ
を選択するのはビット線選択信号である読出選択信号
で、この読出選択信号は、デコーディングされたアドレ
スＤＣＡ０，１，２の組合せから発生させる。
ように、行アドレスストローブ信号バーＲＡＳ及び列ア
ドレスストローブ信号バーＣＡＳの活性化入力に同期し
て行アドレス及び列アドレスが入力され、メモリセルが
選択される。この実施例では、２５６Ｍ級ＤＲＡＭを対
象にし、２５６ビットのデータを出力する場合を例とし
て説明するので、先の説明で例示したように１対のデー
タ入出力線に８対のビット線が接続されることになる。
１つの列選択線は、各基準ブロックごとに読出を行うデ
ータ入出力線を選択するので、この例の場合、データ入
出力線に接続されている８対のビット線を同時選択する
役割をもつ。そして、この８対のビット線のうちの１つ
を選択するのはビット線選択信号である読出選択信号
で、この読出選択信号は、デコーディングされたアドレ
スＤＣＡ０，１，２の組合せから発生させる。
【００４０】ワード線の活性化によってメモリセル２６
に記憶されたデータがビット線に伝えられると、そのデ
ータに従ってビット線と相補ビット線との間に電位差が
発生し、この電位差がセンスアンプ１４により増幅され
る。すると、このビット線データに応答して読出用トラ
ンジスタ４６，５０のうちのいずれか１つがＯＮする。
このとき、列選択信号に応じて選択対象の放電用トラン
ジスタ４０はＯＮの状態にあり、そして、読出選択信号
により選択対象の読出用トランジスタ４８，５２もＯＮ
している。これにより、データ入出力線対のいずれか一
方のプリチャージ電圧が、読出系スイッチ回路に形成さ
れる導通経路を介して接地端へ放電される。その結果、
データ入出力線対の間に電位差が発生し、これが例えば
データ入出力線センスアンプ（図示略）のような増幅手
段によって増幅され、図１及び図２のメインデータ入出
力線へ伝達される。尚、データ入出力線の増幅手段は、
データ入出力線対間の電位差が十分に発生するものであ
れば不要な手段である。
に記憶されたデータがビット線に伝えられると、そのデ
ータに従ってビット線と相補ビット線との間に電位差が
発生し、この電位差がセンスアンプ１４により増幅され
る。すると、このビット線データに応答して読出用トラ
ンジスタ４６，５０のうちのいずれか１つがＯＮする。
このとき、列選択信号に応じて選択対象の放電用トラン
ジスタ４０はＯＮの状態にあり、そして、読出選択信号
により選択対象の読出用トランジスタ４８，５２もＯＮ
している。これにより、データ入出力線対のいずれか一
方のプリチャージ電圧が、読出系スイッチ回路に形成さ
れる導通経路を介して接地端へ放電される。その結果、
データ入出力線対の間に電位差が発生し、これが例えば
データ入出力線センスアンプ（図示略）のような増幅手
段によって増幅され、図１及び図２のメインデータ入出
力線へ伝達される。尚、データ入出力線の増幅手段は、
データ入出力線対間の電位差が十分に発生するものであ
れば不要な手段である。
【００４１】このように、列選択信号及び読出選択信号
により、基準ブロックごとに読出を行うデータ入出力線
が選択され、更にその各データ入出力線について８対の
ビット線のいずれか一つが選択され、これに応じていず
れかの読出用トランジスタ４８，５２を経てデータ入出
力線へデータが伝えられる。そして、このデータは、図
１及び図２に示したマルチプレクサ２０を介してメイン
データ入出力線へ伝達される。これを図１及び図２に照
らしてみれば、１つの基準ブロック担当のメインデータ
入出力線は４対設けられるので１基準ブロック内で列選
択信号に応じてデータ伝送を行うデータ入出力線は４対
で、且つ単位アレイ１２内には基準ブロックが１６個設
けられるので、１つのサブアレイ２２につき６４対のメ
インデータ入出力線を通じて６４ビットのデータが得ら
れる。
により、基準ブロックごとに読出を行うデータ入出力線
が選択され、更にその各データ入出力線について８対の
ビット線のいずれか一つが選択され、これに応じていず
れかの読出用トランジスタ４８，５２を経てデータ入出
力線へデータが伝えられる。そして、このデータは、図
１及び図２に示したマルチプレクサ２０を介してメイン
データ入出力線へ伝達される。これを図１及び図２に照
らしてみれば、１つの基準ブロック担当のメインデータ
入出力線は４対設けられるので１基準ブロック内で列選
択信号に応じてデータ伝送を行うデータ入出力線は４対
で、且つ単位アレイ１２内には基準ブロックが１６個設
けられるので、１つのサブアレイ２２につき６４対のメ
インデータ入出力線を通じて６４ビットのデータが得ら
れる。
【００４２】次に、書込動作（図６）について説明す
る。チップ外部から所定のデータがデータ入力バッファ
（図示略）を介して入力され、メインデータ入出力線へ
伝えられると、これが更にデータ入出力線へ伝送され
る。そして、書込対象の列を選択する列選択信号が活性
化し、またデータ入出力線に接続された８対のビット線
ビット線のいずれか１つを選択する書込選択信号が活性
化すると、データ入出力線へ伝えられた書込データは、
書込系スイッチ回路の導通経路、即ち書込用トランジス
タ３６，３８，４２，４４を通じてビット線へ送られ
る。この場合、データ入出力線からビット線へのデータ
伝送にＮＭＯＳトランジスタ２個を経るだけなので、高
速伝送が可能である。尚、図６中のＤＱが書込データで
あり、また、バーＷＥは書込開始信号を表し、φＷＲは
書込開始信号バーＷＥに応答して内部的に発生させる内
部書込動作信号で、書込開始信号バーＷＥのチップ内入
力に際して各回路に書込動作を知らせる信号を表す。よ
く知られているようにこの信号φＷＲはチップ内の所定
回路により生成され、信号バーＷＥの受信で書込期間に
論理“ハイ”で提供される。
る。チップ外部から所定のデータがデータ入力バッファ
（図示略）を介して入力され、メインデータ入出力線へ
伝えられると、これが更にデータ入出力線へ伝送され
る。そして、書込対象の列を選択する列選択信号が活性
化し、またデータ入出力線に接続された８対のビット線
ビット線のいずれか１つを選択する書込選択信号が活性
化すると、データ入出力線へ伝えられた書込データは、
書込系スイッチ回路の導通経路、即ち書込用トランジス
タ３６，３８，４２，４４を通じてビット線へ送られ
る。この場合、データ入出力線からビット線へのデータ
伝送にＮＭＯＳトランジスタ２個を経るだけなので、高
速伝送が可能である。尚、図６中のＤＱが書込データで
あり、また、バーＷＥは書込開始信号を表し、φＷＲは
書込開始信号バーＷＥに応答して内部的に発生させる内
部書込動作信号で、書込開始信号バーＷＥのチップ内入
力に際して各回路に書込動作を知らせる信号を表す。よ
く知られているようにこの信号φＷＲはチップ内の所定
回路により生成され、信号バーＷＥの受信で書込期間に
論理“ハイ”で提供される。
【００４３】図７に、上記のようなデータ入出力の経
路、過程について分かりやすく簡略にブロック図で示し
ておく。
路、過程について分かりやすく簡略にブロック図で示し
ておく。
【００４４】以上に説明したように、本発明によるチッ
プアーキテクチャに沿えば、例えば２５６ビットの出力
のような高帯域幅を達成するために、前述の図１２に示
したような複雑な構成とする必要はない。従って線負荷
の問題は、メインデータ入出力線とデータ入出力線を考
慮するのみで解決できるので、高帯域幅達成という前提
条件を考えると、従来のアーキテクチャに比べて線負荷
を格段に抑えることができる。更に、書込速度やチップ
サイズ等の集積性に直接的な影響を与えるレイアウトで
も有利である。従来の技術においては、アレイ上列方向
に、局部データ入出力線（ＬＯＣＡＬ ＩＯ）、サブデ
ータ入出力線（ＳＵＢ ＩＯ）、書込活性化信号線（Ｙ
ＷＲＩＴＥ）、読出活性化信号線（ＹＲＥＡＤ）、列情
報信号線（ＳＥＣ ＳＥＬＥＣＴ）の５種類を基本的に
配線しなければならないのに対し、本発明によれば、ア
レイ上列方向にはデータ入出力線と列選択線の２種類を
基本的に配線すればすむので、集積性に大変優れてい
る。そして、アレイ長手方向にワード線、読出選択信号
線、書込選択信号線を配線し、このアレイ長手方向の直
交方向にビット線、データ入出力線、列選択線を配線す
れば、多重ビットのデータ入出力に対して非常に効果的
である。先に説明したように２n 対のビット線を１対の
データ入出力線に接続する場合、２m 対のデータ入出力
線と２m 個の列選択線を設け、基準ブロックに対し、１
対のデータ入出力線、１本の列選択線をアレイ長手方向
の直交方向に規則的に反復配列させられるレイアウトと
できる。多重データの入出力のために、この方向にレイ
アウトサイズを最小化できることは非常に有利である。
プアーキテクチャに沿えば、例えば２５６ビットの出力
のような高帯域幅を達成するために、前述の図１２に示
したような複雑な構成とする必要はない。従って線負荷
の問題は、メインデータ入出力線とデータ入出力線を考
慮するのみで解決できるので、高帯域幅達成という前提
条件を考えると、従来のアーキテクチャに比べて線負荷
を格段に抑えることができる。更に、書込速度やチップ
サイズ等の集積性に直接的な影響を与えるレイアウトで
も有利である。従来の技術においては、アレイ上列方向
に、局部データ入出力線（ＬＯＣＡＬ ＩＯ）、サブデ
ータ入出力線（ＳＵＢ ＩＯ）、書込活性化信号線（Ｙ
ＷＲＩＴＥ）、読出活性化信号線（ＹＲＥＡＤ）、列情
報信号線（ＳＥＣ ＳＥＬＥＣＴ）の５種類を基本的に
配線しなければならないのに対し、本発明によれば、ア
レイ上列方向にはデータ入出力線と列選択線の２種類を
基本的に配線すればすむので、集積性に大変優れてい
る。そして、アレイ長手方向にワード線、読出選択信号
線、書込選択信号線を配線し、このアレイ長手方向の直
交方向にビット線、データ入出力線、列選択線を配線す
れば、多重ビットのデータ入出力に対して非常に効果的
である。先に説明したように２n 対のビット線を１対の
データ入出力線に接続する場合、２m 対のデータ入出力
線と２m 個の列選択線を設け、基準ブロックに対し、１
対のデータ入出力線、１本の列選択線をアレイ長手方向
の直交方向に規則的に反復配列させられるレイアウトと
できる。多重データの入出力のために、この方向にレイ
アウトサイズを最小化できることは非常に有利である。
【００４５】図１及び図２に示したデータ入出力線とメ
インデータ入出力線との間でマルチプレキシングを行う
マルチプレクサ２０の構成例を図８に示す。この図８に
は、多数の単位マルチプレクサ６０から１つのマルチプ
レクサ２０を構成する例を示している。上述のように２
５６ビットのデータを出力する構成に合わせれば、単位
マルチプレクサ６０は、１対のメインデータ入出力線当
たり８つずつの割当て数となることは容易に理解できよ
う（ｉ＝８）。
インデータ入出力線との間でマルチプレキシングを行う
マルチプレクサ２０の構成例を図８に示す。この図８に
は、多数の単位マルチプレクサ６０から１つのマルチプ
レクサ２０を構成する例を示している。上述のように２
５６ビットのデータを出力する構成に合わせれば、単位
マルチプレクサ６０は、１対のメインデータ入出力線当
たり８つずつの割当て数となることは容易に理解できよ
う（ｉ＝８）。
【００４６】図９の回路図に、図８の単位マルチプレク
サ６０の具体的回路例を示してある。伝送（transmissi
on）ゲート６２はデータ入出力線とメインデータ入出力
線、伝送ゲート６４は相補データ入出力線と相補メイン
データ入出力線（バーＭＩＯ）の間に設けられており、
これら各伝送ゲート６２，６４は、対応する列選択信号
及びその相補信号によりゲート制御されるＰＭＯＳＦＥ
Ｔ＋ＮＭＯＳＦＥＴのＣＭＯＳ構成とされている。そし
て、メインデータ入出力線対間に、ＮＯＲゲート６８、
トランジスタ７０，７２，７４からなるプリチャージ及
び等化回路が設けられている。ＮＯＲゲート６８は、相
補列選択信号（バーＣＳＬ）と図１０に示す回路で発生
される制御信号φＩＯＰＰとを論理演算し、トランジス
タ７０，７２，７４の動作タイミングを制御する。トラ
ンジスタ７０は、ＮＯＲゲート６８の出力信号をゲート
端子に受け、チャネルがメインデータ入出力線対間に形
成されたＰＭＯＳＦＥＴで、メインデータ入出力線対の
等化を担当し、そしてトランジスタ７２，７４は、ＮＯ
Ｒゲート６８の出力信号をゲート端子に受け、各チャネ
ルがメインデータ入出力線対間に直列接続するように形
成されたＰＭＯＳＦＥＴで、メインデータ入出力線対の
プリチャージを担当する。
サ６０の具体的回路例を示してある。伝送（transmissi
on）ゲート６２はデータ入出力線とメインデータ入出力
線、伝送ゲート６４は相補データ入出力線と相補メイン
データ入出力線（バーＭＩＯ）の間に設けられており、
これら各伝送ゲート６２，６４は、対応する列選択信号
及びその相補信号によりゲート制御されるＰＭＯＳＦＥ
Ｔ＋ＮＭＯＳＦＥＴのＣＭＯＳ構成とされている。そし
て、メインデータ入出力線対間に、ＮＯＲゲート６８、
トランジスタ７０，７２，７４からなるプリチャージ及
び等化回路が設けられている。ＮＯＲゲート６８は、相
補列選択信号（バーＣＳＬ）と図１０に示す回路で発生
される制御信号φＩＯＰＰとを論理演算し、トランジス
タ７０，７２，７４の動作タイミングを制御する。トラ
ンジスタ７０は、ＮＯＲゲート６８の出力信号をゲート
端子に受け、チャネルがメインデータ入出力線対間に形
成されたＰＭＯＳＦＥＴで、メインデータ入出力線対の
等化を担当し、そしてトランジスタ７２，７４は、ＮＯ
Ｒゲート６８の出力信号をゲート端子に受け、各チャネ
ルがメインデータ入出力線対間に直列接続するように形
成されたＰＭＯＳＦＥＴで、メインデータ入出力線対の
プリチャージを担当する。
【００４７】図１０は、図９中に示す制御信号φＩＯＰ
Ｐを発生する回路の一例を示す。即ち、ＮＡＮＤゲート
７６を用いた論理演算と、２つの直列接続したインバー
タからなる駆動ステージ７８によるドライブ（駆動）と
の単純な回路構成である。尚、同図の入力信号ＤＣＡ，
ＣＯＬについては、図５を参照すれば、その各活性化タ
イミングと生成過程を容易に把握できるであろう。
Ｐを発生する回路の一例を示す。即ち、ＮＡＮＤゲート
７６を用いた論理演算と、２つの直列接続したインバー
タからなる駆動ステージ７８によるドライブ（駆動）と
の単純な回路構成である。尚、同図の入力信号ＤＣＡ，
ＣＯＬについては、図５を参照すれば、その各活性化タ
イミングと生成過程を容易に把握できるであろう。
【００４８】これら図８〜図１０を参照すると、選択対
象の列選択線とこれに対応するデータ入出力線対を活性
化させてメインデータ入出力線対へデータ伝送出力を行
えることが分かる。
象の列選択線とこれに対応するデータ入出力線対を活性
化させてメインデータ入出力線対へデータ伝送出力を行
えることが分かる。
【００４９】この実施例で示したチップアーキテクチャ
は本発明の技術的思想を実施する最適の例であり、これ
を実現するための各回路構成は上記に示した他にも多様
な変形が可能であることは、特に説明するまでもなく容
易に理解されるであろう。
は本発明の技術的思想を実施する最適の例であり、これ
を実現するための各回路構成は上記に示した他にも多様
な変形が可能であることは、特に説明するまでもなく容
易に理解されるであろう。
【００５０】
【発明の効果】以上述べてきたように本発明によれば、
高集積し易く容易に高帯域幅を達成可能な半導体メモリ
装置のチップアーキテクチャが提供される。従って、今
後予想されるメモリの多用途化やよりいっそうの大容量
化に大きく寄与することができる。また、ワード線選択
でアレイ長手方向にアレイが活性化される方式としたこ
とにより、行方向・列方向でのレイアウトが従来より容
易になるという利点がある。更に、セルアレイとチップ
のデータ入出力端との間におけるデータ伝送を担当する
データ入出力線について、マルチプレクサを挟んだ２段
構造としたことにより、レイアウト効率、集積性の向上
に加え、線負荷を軽減させられるという利点を得られ
る。そして、ビット線とデータ入出力線との接続形式及
びデータ入出力線とメインデータ入出力線との接続形式
を調整して簡単に接続数を増減できるので柔軟性に優
れ、所望の高帯域幅を容易に得られるという利点があ
る。
高集積し易く容易に高帯域幅を達成可能な半導体メモリ
装置のチップアーキテクチャが提供される。従って、今
後予想されるメモリの多用途化やよりいっそうの大容量
化に大きく寄与することができる。また、ワード線選択
でアレイ長手方向にアレイが活性化される方式としたこ
とにより、行方向・列方向でのレイアウトが従来より容
易になるという利点がある。更に、セルアレイとチップ
のデータ入出力端との間におけるデータ伝送を担当する
データ入出力線について、マルチプレクサを挟んだ２段
構造としたことにより、レイアウト効率、集積性の向上
に加え、線負荷を軽減させられるという利点を得られ
る。そして、ビット線とデータ入出力線との接続形式及
びデータ入出力線とメインデータ入出力線との接続形式
を調整して簡単に接続数を増減できるので柔軟性に優
れ、所望の高帯域幅を容易に得られるという利点があ
る。
【図１】本発明に係るチップアーキテクチャに沿った半
導体メモリ装置のレイアウトを示す説明図。
導体メモリ装置のレイアウトを示す説明図。
【図２】本発明に係るチップアーキテクチャに沿った半
導体メモリ装置のレイアウトを示す図１に続く説明図。
導体メモリ装置のレイアウトを示す図１に続く説明図。
【図３】図１及び図２に示した半導体メモリ装置におけ
る配線構造の一例を概略的に示す説明図。
る配線構造の一例を概略的に示す説明図。
【図４】図１及び図２に示した半導体メモリ装置におけ
る列系回路の具体例を示す要部回路図。
る列系回路の具体例を示す要部回路図。
【図５】図４の回路を用いた場合の読出動作タイミング
を説明する信号波形図。
を説明する信号波形図。
【図６】図４の回路を用いた場合の書込動作タイミング
を説明する信号波形図。
を説明する信号波形図。
【図７】図４の回路を用いた場合のデータ入出力経路に
ついて概略的に説明するブロック図。
ついて概略的に説明するブロック図。
【図８】図１及び図２に示したマルチプレクサ２０の構
成例を示すブロック構成図。
成例を示すブロック構成図。
【図９】図８に示したマルチプレクサを構成する単位マ
ルチプレクサ６０の具体例を示す回路図。
ルチプレクサ６０の具体例を示す回路図。
【図１０】図９に示した単位マルチプレクサに用いられ
る制御信号φＩＯＰＰを発生する回路の一例を示す回路
図。
る制御信号φＩＯＰＰを発生する回路の一例を示す回路
図。
【図１１】従来技術によるチップアーキテクチャに沿っ
た半導体メモリ装置のレイアウトを示す説明図。
た半導体メモリ装置のレイアウトを示す説明図。
【図１２】従来技術におけるデータ入出力経路の構成を
説明する回路図。
説明する回路図。
【図１３】図１２の回路を用いた場合のデータ入出力経
路について概略的に説明するブロック図。
路について概略的に説明するブロック図。
１２ 単位アレイ １４ センスアンプ １６ 列（カラム）デコーダ １８ 行（ロー）デコーダ ２０ マルチプレクサ ２２ サブアレイ ６０ 単位マルチプレクサ ６２，６４ 伝送ゲート ６６ インバータ ６８ ＮＯＲゲート ７０，７２，７４ ＰＭＯＳトランジスタ ７６ ＮＡＮＤゲート ７８ 駆動ステージ ＩＯ データ入出力線 ＭＩＯ メインデータ入出力線 ＢＬ ビット線 ＷＬ ワード線 ＣＳＬ 列選択線（列選択信号）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (11)
- 【請求項１】 メモリセルを長方形状に集積したメモリ
セルアレイを有する半導体メモリ装置において、 それぞれ多数のメモリセルを貯蔵した複数の基準ブロッ
クからメモリセルアレイを構成し、そして、アレイ長手
方向へ配線したワード線と、前記長手方向の直交方向へ
配線したビット線対と、アレイ上部で前記直交方向へ配
線して所定数のビット線対ごとに１つずつ設けたデータ
入出力線対と、基準ブロックごとにビット線対及びデー
タ入出力線対の間を選択接続するための前記直交方向へ
配線した列選択線と、を備えることを特徴とする半導体
メモリ装置。 - 【請求項２】 列選択線を、データ入出力線対の対間に
配線した請求項１記載の半導体メモリ装置。 - 【請求項３】 メモリセルを長方形状に集積したメモリ
セルアレイを有する半導体メモリ装置において、 それぞれ多数のメモリセルを貯蔵した複数の基準ブロッ
クをアレイ長手方向へ配設した単位アレイからメモリセ
ルアレイを構成し、そして、前記長手方向へ配線したワ
ード線と、前記長手方向の直交方向へ配線したビット線
対と、ワード線を選択するための行デコーダと、ビット
線対を選択するための列デコーダと、所定数のビット線
対ごとに１つずつ設け且つ所定数の単位アレイ共通に使
用するようにして前記直交方向へ配線したデータ入出力
線対と、基準ブロックごとにビット線対及びデータ入出
力線対の間を選択接続するための、データ入出力線対の
対間に前記直交方向へ配線した列選択線と、前記直交方
向へ配線して所定数のデータ入出力線対ごとに１つずつ
設けたメインデータ入出力線対と、を備え、メモリ活性
化時に前記長手方向へ単位アレイが活性化されることを
特徴とする半導体メモリ装置。 - 【請求項４】 メモリセルを長方形状に集積したメモリ
セルアレイを有する半導体メモリ装置において、 多数のメモリセルを貯蔵した基準ブロックと、この基準
ブロックをアレイ長手方向へ複数ずつ配設してなる単位
アレイと、この単位アレイを前記長手方向の直交方向へ
複数ずつ配設してなるサブアレイと、からメモリセルア
レイを構成し、そして、前記長手方向へ配線したワード
線と、前記直交方向へ配線したビット線対と、所定数の
ビット線対ごとに１つずつ設け且つサブアレイ内の単位
ブロック共通に使用するようにしてサブアレイの上部で
前記直交方向へ配線したデータ入出力線対と、ビット線
対及びデータ入出力線対の間の接続選択を行う列ゲート
と、基準ブロックごとに列ゲートを選択するための前記
直交方向へ配線した列選択線と、所定数のデータ入出力
線対ごとに１つずつ設けたメインデータ入出力線対と、
データ入出力線対及びメインデータ入出力線対の間の接
続を行うためのマルチプレクサと、を備え、サブアレイ
内の単位アレイに対し、メインデータ入出力線対数分の
データアクセスを行えるようになっていることを特徴と
する半導体メモリ装置。 - 【請求項５】 メモリセルを長方形状に集積したメモリ
セルアレイを有する半導体メモリ装置において、 多数のメモリセルを貯蔵した基準ブロックと、この基準
ブロックをアレイ長手方向へ複数ずつ配設してなる単位
アレイと、この単位アレイを前記長手方向の直交方向へ
複数ずつ配設してなるサブアレイと、からメモリセルア
レイを構成し、そして、前記長手方向へ配線したワード
線と、前記直交方向へ配線したビット線対と、２n （ｎ
は自然数）個のビット線対ごとに１つずつ設け且つサブ
アレイ内の単位ブロック共通に使用するようにして前記
直交方向へ配線したデータ入出力線対と、ビット線対及
びデータ入出力線対との間の接続選択を行う列ゲート
と、基準ブロックごとに列ゲートを選択するための前記
直交方向へ配線した列選択線と、読出動作で２n 個のビ
ット線対のいずれかをデータ入出力線対へ選択接続する
ための読出選択信号線と、書込動作で２n 個のビット線
対のいずれかをデータ入出力線対へ選択接続するための
書込選択信号線と、所定数のデータ入出力線対ごとに１
つずつ対応させてマルチプレクサを介し接続したメイン
データ入出力線対と、を備えることを特徴とする半導体
メモリ装置。 - 【請求項６】 読出選択信号線と書込選択信号線をワー
ド線方向へ配線した請求項５記載の半導体メモリ装置。 - 【請求項７】 メモリセルを長方形状に集積したメモリ
セルアレイを有する半導体メモリ装置において、 ワード線をアレイ長手方向へ配線すると共にビット線を
前記長手方向の直交方向へ配線し、そして、前記直交方
向へ、ビット線に対しデータ伝送を行うデータ入出力線
及びこのデータ入出力線とビット線との電気的接続を選
択するための列選択線を、対をなすデータ入出力線の対
間に列選択線が配置されるようにして配線したことを特
徴とする半導体メモリ装置。 - 【請求項８】 データ入出力線を所定数ずつマルチプレ
クサを介してメインデータ入出力線へ接続するようにし
た請求項７記載の半導体メモリ装置。 - 【請求項９】 メモリセルアレイを複数のバンクに分割
形成し且つその各バンクをワード線方向で分割してサブ
アレイとし、その各サブアレイごとに列デコーダ及び行
デコーダを設け、更に、各サブアレイをビット線方向で
分割して単位アレイとし且つその各単位アレイをワード
線方向で分割して基準ブロックとし、そして、データ入
出力線をサブアレイ内の単位アレイ共通に設け、列選択
線により基準ブロックごとにビット線とデータ入出力線
との間の接続選択を行うようにした請求項７又は請求項
８記載の半導体メモリ装置。 - 【請求項１０】 １データ入出力線に対し所定数ずつ接
続させるようにしたビット線を選択するためのビット線
選択信号を発生し、列選択線による列選択信号で基準ブ
ロックごとにビット線接続するデータ入出力線を選択し
且つこの選択したデータ入出力線についての前記所定数
のビット線のいずれかをビット線選択信号により選択し
て接続を行う請求項９記載の半導体メモリ装置。 - 【請求項１１】 ビット線選択信号用の信号線をワード
線方向へ配線するようにした請求項１０記載の半導体メ
モリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19940011050 | 1994-05-20 | ||
| KR1994P11050 | 1994-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07320480A JPH07320480A (ja) | 1995-12-08 |
| JP2786609B2 true JP2786609B2 (ja) | 1998-08-13 |
Family
ID=19383493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7119433A Expired - Lifetime JP2786609B2 (ja) | 1994-05-20 | 1995-05-18 | 高帯域幅を可能とした半導体メモリ装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (3) | US5537346A (ja) |
| EP (1) | EP0683493B1 (ja) |
| JP (1) | JP2786609B2 (ja) |
| KR (1) | KR0181202B1 (ja) |
| CN (1) | CN1099117C (ja) |
| DE (1) | DE69515927T2 (ja) |
| MX (1) | MX9502241A (ja) |
| RU (1) | RU2170955C2 (ja) |
| TW (1) | TW270983B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1266450B1 (it) * | 1993-12-07 | 1996-12-30 | Texas Instruments Italia Spa | Mini-memoria cache per memorie di campo. |
| JP3579205B2 (ja) | 1996-08-06 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム |
| JP3466034B2 (ja) * | 1996-12-27 | 2003-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JPH10302471A (ja) * | 1997-02-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6044481A (en) * | 1997-05-09 | 2000-03-28 | Artisan Components, Inc. | Programmable universal test interface for testing memories with different test methodologies |
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| RU2453935C1 (ru) * | 2010-10-26 | 2012-06-20 | Валов Сергей Геннадьевич | Способ снижения энергопотребления в n-мерной контекстно-адресуемой памяти |
| JP5684161B2 (ja) * | 2012-01-26 | 2015-03-11 | 株式会社東芝 | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246091A (ja) * | 1988-03-29 | 1989-10-02 | Amada Co Ltd | スイング式機械のアーム長初期設定方法 |
| JPH01278065A (ja) * | 1988-04-28 | 1989-11-08 | Hitachi Ltd | 半導体記憶装置 |
| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
| DE69114345T2 (de) * | 1990-03-28 | 1996-05-23 | Nippon Electric Co | Halbleiterspeichereinrichtung. |
| JPH0696582A (ja) * | 1990-09-17 | 1994-04-08 | Texas Instr Inc <Ti> | メモリアレイアーキテクチャ |
| JPH0562461A (ja) * | 1991-04-09 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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| EP0544247A3 (en) * | 1991-11-27 | 1993-10-20 | Texas Instruments Inc | Memory architecture |
| JP2775552B2 (ja) * | 1991-12-26 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2938706B2 (ja) * | 1992-04-27 | 1999-08-25 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| US5325336A (en) * | 1992-09-10 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| US5457648A (en) * | 1992-10-08 | 1995-10-10 | Intel Corporation | Random access memory with digital signals running over the small signal region of the array |
| EP0593152B1 (en) * | 1992-10-14 | 2000-12-27 | Sun Microsystems, Inc. | Random access memory design |
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1994
- 1994-11-30 US US08/352,090 patent/US5537346A/en not_active Expired - Lifetime
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1995
- 1995-05-15 DE DE69515927T patent/DE69515927T2/de not_active Expired - Lifetime
- 1995-05-15 EP EP95107303A patent/EP0683493B1/en not_active Expired - Lifetime
- 1995-05-16 TW TW084104816A patent/TW270983B/zh not_active IP Right Cessation
- 1995-05-17 MX MX9502241A patent/MX9502241A/es not_active Application Discontinuation
- 1995-05-18 JP JP7119433A patent/JP2786609B2/ja not_active Expired - Lifetime
- 1995-05-19 RU RU95107895/09A patent/RU2170955C2/ru not_active IP Right Cessation
- 1995-05-19 CN CN95105495A patent/CN1099117C/zh not_active Expired - Lifetime
- 1995-05-20 KR KR1019950012692A patent/KR0181202B1/ko not_active IP Right Cessation
- 1995-05-22 US US08/445,784 patent/US5621679A/en not_active Expired - Lifetime
- 1995-12-29 US US08/580,595 patent/US5783480A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| MX9502241A (es) | 1997-02-28 |
| DE69515927T2 (de) | 2000-11-16 |
| RU95107895A (ru) | 1997-02-10 |
| TW270983B (ja) | 1996-02-21 |
| CN1099117C (zh) | 2003-01-15 |
| KR950034254A (ko) | 1995-12-26 |
| EP0683493B1 (en) | 2000-03-29 |
| US5537346A (en) | 1996-07-16 |
| US5621679A (en) | 1997-04-15 |
| CN1149187A (zh) | 1997-05-07 |
| RU2170955C2 (ru) | 2001-07-20 |
| EP0683493A2 (en) | 1995-11-22 |
| JPH07320480A (ja) | 1995-12-08 |
| US5783480A (en) | 1998-07-21 |
| DE69515927D1 (de) | 2000-05-04 |
| EP0683493A3 (ja) | 1995-12-27 |
| KR0181202B1 (ko) | 1999-04-15 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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