[go: up one dir, main page]

CN1149187A - 用来获得高带宽的半导体存储器件及其信号线的排列方法 - Google Patents

用来获得高带宽的半导体存储器件及其信号线的排列方法 Download PDF

Info

Publication number
CN1149187A
CN1149187A CN95105495A CN95105495A CN1149187A CN 1149187 A CN1149187 A CN 1149187A CN 95105495 A CN95105495 A CN 95105495A CN 95105495 A CN95105495 A CN 95105495A CN 1149187 A CN1149187 A CN 1149187A
Authority
CN
China
Prior art keywords
lines
data
line
pair
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN95105495A
Other languages
English (en)
Other versions
CN1099117C (zh
Inventor
徐东一
丁世镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1149187A publication Critical patent/CN1149187A/zh
Application granted granted Critical
Publication of CN1099117C publication Critical patent/CN1099117C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及到一种半导体存储器件及借助于含有多路I/O线的芯片结构能实现高带宽的一种信号线的排列方法。半导体存储器件包括：由多个含有大量存储单元的参考块组成的阵列，多个沿芯片长度方向延伸的字线，多个沿垂直于芯片长度的方向延伸的位线，多个排列在阵列上部并沿垂直方向延伸的数据I/O线，以及多个沿垂直方向排列且邻近于数据I/O线和互补数据I/O线用来控制各对位线到数据I/O线的连接的列选择线。

Description

用来获得高带宽的半导体存储器件 及其信号线的排列方法
本发明涉及到一种半导体存储器件，更确切地说是一种半导体存储器件及借助于含有多路I/O线的芯片结构能实现高带宽的一种信号线排列方法。
在半导体存储器件的设计中，最重要的细节之一是选取一种合适的芯片结构。表示半导体存储器件性能的各个参数，例如功率耗散、高速运行、芯片尺寸等，都依赖于芯片的结构。换言之，好的芯片结构适应性大大有助于满足对这些参数的要求。正如本技术领域熟练人员熟知的那样，在实际设计芯片结构的过程中，在改变和增加外围电路以及提高半导体存储器件密度的情况下，芯片结构的适应性可以使基本结构保持原样而无须作任何改动。芯片结构的适应性可容易地适应这些变化。目前，半导体存储器件发展的一个目标是获得与高密度半导体存储器件相称的高带宽。换言之，半导体存储器件的概念已从单纯的高密度存储器件改变为具有高的带宽并与系统速度同步的存储器件。例如，在集成度为64M或更高的存储器件的情况下，特别是在RAM总线动态RAM或带有诸如256M动态RAM母版本(mother version)的同步动态RAM的情况下，一个运行周期应当处理256位数据。因此，为满足半导体存储器件向高带宽的发展趋向，待要以256位母版本使用的存储器件应具有256位(每周期)的内部带宽。多制造厂家的存储器件设计人员都在研究具有尽可能高的带宽的结构。同时，存储器件的密度越高，芯片的尺寸就越大。结果，由于各线负载的增加，数据的读出和写入就遇到困难。这些困难就产生了对于新结构的绝对必要。
图1示出了常规半导体存储器件中256M芯片的一种结构。在例如美国专利5247482号(题为“具有高速写操作的半导体存储器件”)中，还公开了基于图1所示芯片结构的内部列的电路结构。倘若选择常规折叠位线结构来构成256MDRAM，则需要32K字线和16K位线。当然，512个单元可以连接到一个位线，但通常是256个单元连接于一个位线。因此，用一个字线可以激活一个2M的阵列。此处假设刷新周期相当于16K，由一行地址选通信号RAS的一次激活应该沿芯片的长度方向启动二个字线。从而在总共256M中，8M的阵列可被激活。若阵列如图1所示被激活且读出放大器(sense amplifier)区域中置有二对I/O线，在2M阵列中要控制的数据数目为4，此数目相当于I/O线的数目。于是，在总共256M中，可控制16个数据。由于这同所希望的256位内部带宽大相径庭，故高带宽的实际获得是不可能的。而且用上述芯片结构无法实现高带宽。还有，在这种芯片结构中，I/O线的负载以及用来将I/O线连接到位线的门晶体管的结负载都很大，可能导致读操作执行时I/O线的电压难以施加。而且，由于图I所示数据I/O线是通过门晶体管直接连接到位线，在写操作执行时，结负载和位线会被损害。因此人们认为图1的结构不适于高密度存储器件。
图2示出了常规半导体存储器件的另一个实施例，比之图1，用它可获得高带宽且图1中的线负载此时已大为降低。图2发表在《1991年VLSI电路研讨会》PP133-134论文“CircuitTechniques For a Wide Word I/O Path64 Mega DRAM”中。欲知图2的细节，可读上述论文。在图中，利用子I/O线和本地I/O线降低了I/O线的负载。而且将预定数目的读出放大器集成在子I/O线，以通过放大器向本地I/O线传送数据。这一现有技术具有一定程度的内部带宽，但其缺点是执行写操作时通过它来传送数据的NMOS晶体管的数目很大。图3是一个框图，示出了图2的数据I/O线。在执行写操作时，借助于带有选取块列信息的信号SEC SELECT的启动，本地I/O线上的数据被传送到图2的晶体管2，但若确定子I/O线的信号YWRITE被启动，则数据通过晶体管4被传送到子I/O线。若在连接于一子I/O线的多个位线中选定的预定位线的信息信号S/A SELECT被启动，数据就通过晶体管10被传送到位线。如上所述，当写操作执行时，由于数据传输只通过三个NMOS晶体管从I/O线传送到位线，这对于在具有大的线负载的高密度集成的存储器件中执行写操作是极为不利的。
因此，本发明的一个目的是提供一种半导体存储器件及其中信号线的排列方法，借助于芯片结构它可实现高带宽。
本发明的另一目的是提供一种半导体存储器件及其中信号线的排列方法，借助于芯片结构，在执行读和写操作时它可执行高速数据存取操作。
本发明的又一目的是提供一种半导体存储器件及其中信号线的排列方法，在数据传输时它可改善位线和I/O线的负载问题。
本发明的又一目的是提供一种半导体存储器件及其中信号线的排列方法，借助于芯片结构，它可实现不带用于连接位线和主I/O线的分立的本地I/O线的高带宽，并可执行高速写操作。
为了达到这些及其它目的，提供了一种借助于芯片结构实现所需的高带宽的半导体存储器件。根据本发明的一种情况，半导体存储器件具有这样一种结构，其中传送多个存储单元和单元数据的多个位线连接到相应的数据I/O线，各数据I/O线都处于彼此独立的连接状态，从而获得高带宽。
根据本发明的另一种情况，半导体存储器件包括用来排列沿芯片长度方向的多个字线的行译码器，以及用来排列沿垂直于芯片长度方向的多个位线和多个列选择线的列译码器。
根据本发明的另一种情况，半导体存储器件包括这样一种结构，其中多个主I/O线排列在芯片的位线和芯片的数据I/O引线之间，逐个地连接到多个数据I/O线。
根据本发明的另一种情况，半导体存储器件包括：由多个含有大量存储单元的参考块组成的阵列，多个沿芯片长度方向延伸的字线，多个沿垂直于芯片长度方向延伸的位线(每对位线由一个位线和一个互补位线组成)，多个排列在阵列上部并沿垂直方向延伸的数据I/O线(每对数据I/O线由一个数据I/O线和一个互补数据I/O线组成而且逐个地连接于各对位线)，以及多个沿垂直方向排列且邻近于数据I/O线和互补数据I/O线用来控制多对位线到数据I/O线的连接的列选择线。
根据本发明的另一情况，一种在半导体存储器件中排列信号线的方法包含下列步骤：排列由多个含有大量存储单元的参考块组成的阵列，使成矩阵状；排列多个用来选择存储单元行的字线，这些字线沿芯片的长度方向延伸；排列多个沿垂直于芯片长度方向延伸的用来选择存储单元列的位线(每对位线由一个位线和一个互补位线组成)；排列多个位于阵列上部并沿垂直方向延伸的数据I/O线(每对数据I/O线由一个数据I/O线和一个互补数据I/O线组成且逐个地连接于各对位线)；以及排列多个沿垂直方向安排且邻近于数据I/O线和互补数据I/O线用来控制各对位线到数据I/O线的连接的列选择线。
下面参照附图来详细描述本发明，图中相同的参考号表示相同或相似的元件。
图1是一个示意框图，示出了常规半导体存储器件中的芯片结构；
图2是一个电路图，示出了常规半导体存储器中数据I/O线的排列；
图3是一个示意框图，示出了图2的数据I/O线；
图4是一个框图，示出了根据本发明原理的半导体存储器件的具有多路I/O线的芯片结构的形状，它由在单片中平行排列的图4A和4B组成；
图5示出了一例排列图4中数据I/O线和列选择线的方法；
图6是一个详细电路图，示出了图4芯片结构列电路的一个实施例；
图7A和7B是时序图，示出了图6的位线读出电路24的读和写操作；
图8是一个示意框图，示出了图6的数据I/O路径；
图9是一个框图，示出了图4的多路复用器20的一个实施例；
图10是一个电路图，示出了图9的多路复用器20中单位多路复用器60的一个实施例；以及
图11是一个电路图，示出了用来产生输入到图10中多路复用器20的信号ΦIOPP的电路的一个实施例。
为详尽地了解本发明，在下面的描述中给出了大量具体的细节，如I/O线的垂直结构、位线读出电路、多路复用器等。本技术领域的熟练人员将会明白，不具有这些具体细节或带有变通的具体细节的本发明其它实施例也是可以实现的。
此处所用的名词“单位阵列”表示一个可由单一字线激活的单元阵列。名词“子阵列”用来描述一个可被同一个行译码器组和同一个列译码器组来选取的单元阵列，它由多个共同拥有一个连接于同一个多路复用器组的数据I/O线的单位阵列组成。
图4是一个框图，示出了根据本发明原理的半导体存储器的具有多路I/O线的芯片结构的形状，它由排列在单片中平行图形中的图4A和4B所组成。当与图1的常规芯片结构进行比较时，下列关于图4A和4B结构的描述将可得到很好的理解。图4示出了一个根据本发明原理的新的芯片结构，它以256M DRAM作为其一个实施例。图中提供了四个存储体，其中二个置于图4A的上部和下部，其余置于图4B的上部和下部。参考号22表示一个子阵列，12表示一个单位阵列。如图所示，二个子阵列22存在于存储体中而16个单位阵列12存在于一个子阵列12中。此处，一个单位阵列12由2M(M＝1020)组成，一个子阵列22由32M组成，而一个存储体由64M组成。同时，沿垂直于芯片长度的方向安排了一个行译码器18(由它将64M分成32M)，并且如图4所示，沿字线的方向使存储器单元激活。于是，沿芯片长度方向彼此存在于同一线上的单元阵列被激活。
在上述结构中，位线、数据I/O线和列选择线分别被安排在垂直于字线的方向上。在图4A或4B的一个存储体中彼此相邻的二个子阵列22处，一个只显出数据I/O线IO，而另一个只显出列选择线CSL。这是为了避免在理解数据I/O线IO和列选择线CSL的结构时发生混淆。如图所示，一个子阵列22具有相同数目的数据I/O线IO和列选择线CSL。同时，为了避免信号之间的干扰，希望列选择线安排成不要彼此直接邻近，而且数据I/O线IO和互补数据I/O线IO安排成不要彼此直接靠近。图4所示结构的主要特点是可以同时读大量数据而不需要图2所示的本地数据I/O线，而且写操作可高速执行。通过下面的描述可了解这一点。
依照上述的结构，以下将讨论在根据本发明构成的芯片结构中获得高带宽的方法。单元阵列12作为32M子阵列的基本块，由16个128K的块组成，包括512个字线和512个位线(即256对位线)。一个单位阵列12包括4096(256列×16)对位线。此处，在用16K单位执行刷新操作的情况下，在一个64M的存储体中的一个字线和2M的阵列被激活，面2M阵列中的数据I/O线的数目如下：如果2n对位线被连接到一数据I/O线，就形成4096/2n(＝2m)对数据I/O线。当预定数目的数据I/O线通过多路复用器20被集成时，可以获得2K个主数据I/O线MIO(成对)。换言之，在2M的阵列中，由行地址信号RAS的一次激活可获得如图4所示的4096/2n(＝2m)个数据I/O线和2K个主数据I/O线MIO。在总共256M中，可得到2K×4位数据。例如，在连接8对位线到一数据I/O线的情况下，2M阵列中的数据I/O线对数为512(2n＝8)，而在将8对数据I/O线集成到一主数据I/O线MIO的情况下，主数据I/O线MIO的对数是64。因此，如果64对主数据I/O线MIO被安排在一个子阵列22中，在总共256M中可以获得256位数据。在半导体存储器件中需要大量位数的情况下，根据本发明构成的芯片结构具有适应于调整连接于数据I/O线的位线对数目和连接于主数据I/O线MIO的数据I/O线对数目的能力。
图5示出了一例安排图4的数据I/O线和列选择线的方法，有助于理解图4的结构。图中，单片中的各列选择线CSL被反复地安排在各数据I/O线IO和互补数据I/O线IO之间。同时，当根据本发明的结构与常规的现有技术结构进行比较时，即使假设如图2所示用来安排带有数据I/O线和列信息的信号线的常规方法，由于为减小芯片尺寸，各位线每个都要求一个位线信息信号S/A SELECT，信号线被安排在同数据I/O线不同的方向，信息信号S/A SELECT也要求数据I/O线、带有列信息的SECSELECT线、YREAD以及YWRITE，它们彼此沿同一方向。亦即，二个数据I/O线、一个信号线SEC SELECT、和一个信号YREAD或YWRITE线要安排为彼此沿同一方向。为获得高带宽，必然要求很多数据I/O线。因此，重复地安排了具有至少四个线的基本结构，从而使芯片的尺寸很大。然而在图5中，由于基本上由三个线构成的数据I/O线和列选择线被重复地安排，从而减小了芯片的尺寸。而且，由于芯片的安排是在阵列的上部，就可以安排为获得高带宽所需的足够数目的数据I/O线。同时，由于列选择线置于各数据I/O线之间，就可抑制通常在数据I/O线IO和 IO之间产生的耦合的出现几率。由于列选择线彼此不邻近，就可获得彼此相同的效果。当然要理解图5的排列方法只是表示本发明的一个最佳实施例。此外，在单片衬底上，如图5所示，在数据I/O线IO和 IO以及列选择线CSL所在的层面同衬底之间，分别安排了一个位线层和一个字线层。此处，位线安排为沿与数据I/O线IO和 IO以及列选择线CSL相同的长度方向，并彼此平行。而字线安排为沿垂直于数据I/O线IO和 IO以及列选择线CSL的方向。图5中排列数据I/O线IO和 IO以及列选择线CSL的方法用具有 IO-CSL-IO三个线的基本结构来进行，但应该指出的是，其它基本结构例如IO-CSL- IO或者IO- IO-CSL也可以用重复的方式进行安排。
图6是一个详细的电路图，示出了图4芯片结构的列电路即位线读出电路的一个实施例。图中，虚线框24指出的位线读出电路与位线读出操作直接关联。在位线读出电路24的结构中，读出放大器由一个P型读出放大器32和一个n型读出放大器34组成，它们被安排在位线BL和 BL上，用来提供在位线上输送的数据。而且，写晶体管36门输入写选择信号WS并在其漏端连接于数据I/O线IO，而写晶体管38门输入列选择信号CSL(以下称为“列选择线”或“列选择信号”，是同一回事)并有一个连接在写晶体管36源端和位线BL之间的沟道。充电晶体管40门输入列选择信号CSL并在其源端接地GND，而写晶体管42门输入写选择信号WS并在其漏端连接到数据I/O线 IO。写晶体管44门输入列选择信号CSL并有一个连接在写晶体管42源端和位线BL之间的沟道，而读晶体管46在其栅端连接于位线BL并在其源端连接于充电晶体管40的漏端。读晶体管48门输入读选择信号RS并有一个连接在写晶体管46的漏端和数据I/O线 IO之间的沟道，而读晶体管50在其栅端连接于位线 BL并在其源端连接于充电晶体管40的漏端。同样，读晶体管52门输入读选择信号RS并有一个连接在读晶体管50漏端和数据I/O线IO之间的沟道。
同时，除了上述各元件外，还有一个被字线WL激活所选定的存储单元26、一个用来平衡左边位线BL和 BL的平衡电路28I、一个用来分隔左边的位线BL和 BL的分隔晶体管30I、一个用来平衡右边的位线BL的 BL的平衡电路28J、以及一个用来分隔右边的位线BL和 BL的分隔晶体管30J。当然，在本技术中这些是众所周知的。读选择信号RS和写选择信号WS被安排为沿垂直于数据I/O线IO和 IO以及列选择信号CSL的方向，亦即沿字线WL的方向。图6的控制信号，即ΦEQI、ΦISOI、LA、 LA、ΦISOJ和ΦEQJ见本发明申请人1992年7月13日提出的名为“a row redundary cirouit sharing a fuse box”的韩国专利申请第92-12436号。应该指出的是，图6所示的位线读出电路24的结构可以根据本发明的图4的芯片结构按各种方法来构成。
参照图7A和7B来详细解释位线读出电路24的读出操作诸如单元数据的读出和写入操作。
首先，关于图7A读出操作的执行，众所周知，行地址和列地址与行地址选通信号RAS及列地址选通信号 CAS的激活同步地输入，然后确定一个特定的存储单元。本发明指出了一个实施例，其中就256M DRAM来说输出了256位数据。如前面图4所述，一对数据I/O线连接到8对位线。于是，一个列选择线CSL用来选择连接于一对特定的数据I/O线的8对位线。在图7A中，读选择信号RS用来从8对位线中选择一对所需的位线。此外，借助于译出的地址DCA0，1和2的组合而产生一个特定的读选择信号RS。然后在图6中，借助于启动字线WL，储存在存储单元26中的数据被传送到位线BL，并根据数据的电平在位线BL和 BL之间产生一个电位差，这样就由n型读出放大器34提供了电位。因此，读晶体管46和50中只有一个对应于位线BL和 BL的电压电平被接通。此时，充电晶体管40已先行由列选择信号CSL所接通。多个读晶体管48和52由读选择信号RS接通。然后根据上述的这种开关路径，数据I/O线IO或 IO的预充电电压被放电。结果，在数据I/O线IO和 IO之间就产生电压差，而且这一产生的电压差被诸如数据I/O读出放大器之类的放大装置(未示出，当数据I/O线IO和 IO之间充分地产生了电压差时，它是不必要的装置)所放大，从而被传送到主数据I/O线MIO。因此，n对位线(在本发明中n为8)中的一对被读选择信号RS所选出，而且选出的一对位线通过读晶体管48或52被传送到数据I/O线。而且，通过前述的路径，位线上的数据被传送到主数据I/O线MIO。
参照图4及上述的内容，由于单位阵列12中同时包含16个128K基本块，在一个基本块上传送数据的主数据I/O线MIO的数目是4，通过64个主数据I/O线MIO，就可以在一个子阵列22之中获得64个数据。
另一方面，关于图7B的写操作的执行，当一个给定的数据经过数据输入缓冲器(未绘出)从芯片外部被接收然后传送到主数据I/O线MIO或 MIO的时候，被传送的数据进入数据I/O线IO或IO。借助于启动给定选取列的列选择信号CSL以及写信号WS(此信号选取8对位线中的一对)，通过写晶体管36和38或42和44亦即通过二个NMOS晶体管，传送数据的写操作被高速地执行。
图8是一个示意框图，示出了图6的数据I/O路径，它示意地示出了读和写操作的进行。
在根据本发明的原理构成的结构中，显然图2所示的本地数据I/O线不是为获得256位的高带宽所独立地要求的。因此，只能在主数据I/O线和数据I/O线中找到有关线负载问题的解决办法，从而相对于图2情况减少负载问题的严重性。而且，根据本发明原理构成的结构在高密度存储器件写入速度和尺寸减小的改善方面比之图2情形有更明显的优点。在常规的现有技术中，五个信号线例如本地数据I/O线LOCAL I/O、子数据I/O线SUB I/O、写启动信号YWRITE、读启动信号线YREAD以及列选择线CSL被安排成沿列的方向。然而，在本发明中，安排了三个信号线例如主数据I/O线MIO、数据I/O线IO以及列选择线CSL。这有助于半导体存储器件的高密度集成。还有，在根据本发明原理构成的结构中，字线WL、读选择线RS和写选择线WS被安排成沿存储器件的长度方向，而位线、数据I/O线IO和列选择线CSL被安排成沿垂直于字线的方向，从而有效地接收和产生多位数据。如前所述，在将2n对数据I/O线同一对数据I/O线连接的情况下，相应地要求2m对数据I/O线和2m对列选择线。于是，根据本发明的基本块的布局中沿垂直于字线的方向规则地安排一对数据I/O线和一个列选择线。这就可减小提取多路I/O数据所占据的布局面积。
同时，参照图9来描述用来多路复用数据I/O线IO和主数据I/O线MIO的图4的结构。此图示出了图4多路复用器20的一个实施例，其中多个单位多路复用器60被包括在一个多路复用器20之中。此处，由于构成了图4的结构来输出256位数据，显然在每8对数据I/O线中含有一个单位多路复用器60。
图10是一个电路图，示出了图9多路复用器20中的单位多路复用器60的一个实施例。在这种结构中，提供了一个门输入列选择信号CSL及其互补信号 CSL并排列在数据I/O线IO和主数据I/O线MIO之间的传输门62、一个门输入列选择信号CSL和 CSL并排列在互补数据I/O线 IO和主数据I/O线 MIO之间的传输门64、一个输入互补列选择信号 CSL和信号ΦIOPP的NOR门68、一个门输入NOR门68的输出信号并有一个排列在主数据I/O线MIO和 MIO之间用来平衡二个信号线的PMOS晶体管70、以及共同门输入NOR门68的输出信号并有一个平行排列在主数据I/O线MIO和 MIO之间用来对二个信号线进行预充电的PMOS晶体管72和74。应该指出，在图9和10中只有选定的数据I/O线IO和 IO以及相应于它的列选择线CSL被启动，从而将输出传送到主数据I/O线MIO和 MIO。
图11是一个电路图，示出了用来发生输入到图10多路复用器20的信号ΦIOPP的电路的一个实施例。此图中，输入信号DCA和COL的启动过程已参照图7进行了描述。
虽然已描述了本发明的最佳实施例，本技术领域的熟练人员不言自明，对此可作形式和细节的改变而不超越本发明构思和范围。
如前面所解释的，已提出了一种半导体存储器件及其中排列信号线的方法，借助于芯片结构能实现高带宽而不用增大芯片的尺寸。此外，此半导体存储器件及其中排列信号线的方法具有下列优点，即：沿列方向以及沿行方向的布局可以用简单的方式借助于沿芯片的长度方向激活阵列来构成，而线负载问题可以借助于只要求二个数据I/O线在单元阵列和芯片的输入/输出端之间传送数据的方法来减到最小。而且，半导体存储器件及其中安排信号线的方法有一个优点，即借助于调整位线同数据I/O线以及数据I/O线同主数据I/O线的连接方法，可以获得所需的高带宽。

Claims (8)

1.一种半导体存储器，它包含：
一个由多个含有许多存储单元的参考块组成的阵列；
多个沿芯片长度方向延伸的字线；
多个沿垂直于芯片长度方向延伸的位线，上述多个位线的每一对由一个位线和一个互补位线组成；
多个排列在所述阵列的上部且沿垂直方向延伸的数据I/O线，上述多个数据I/O线的每一对由一个数据I/O线和一个互补数据I/O线组成，且逐一地连接于上述位线的每一对；以及
多个沿垂直方向排列且邻近于所述数据I/O线和所述互补数据I/O线用来控制所述多个位线的各对到所述多个数据I/O线的各对的连接的列选择线。
2.权利要求1所述的半导体存储器件，其中各列选择线安排在所述数据I/O线和所述互补数据I/O线之间。
3.一种半导体存储器件，它包含：
多个沿芯片长度方向延伸的字线；
多个由许多含有多个存储单元且沿芯片长度方向排列的参考块组成的单位阵列；
多个沿垂直于芯片长度方向延伸的位线，所述多个位线的每一对由一个位线和一个互补位线组成；
一个用来启动所述多个字线的行译码器；
一个用来启动所述多个位线的列译码器；
多个沿垂直方向排列的数据I/O线，所述多个数据I/O线的每一对由一个数据I/O线和一个互补数据I/O线组成且逐一地连接到所述多个位线的每一对；
多个沿垂直方向排列且邻近于所述数据I/O线和所述互补数据I/O线用来控制所述多个位线的各对到所述多个数据I/O线的连接的列选择线；以及
多个沿垂直方向延伸的主数据I/O线，所述多个主数据I/O线的每一对逐一地连接到所述多个数据I/O线的各对，从而在所述芯片激活时沿芯片的长度方向激活所述单位阵列。
4.一种半导体存储器件，它包含：
多个含有许多存储元件的参考块；
多个沿芯片长度方向排列的由所述多个参考块组成的单位阵列；
一个沿芯片长度的垂直方向排列由所述多个单位阵列组成的子阵列；
多个沿所述芯片长度方向延伸的字线；
多个沿垂直于芯片长度方向延伸的位线，所述多个位线的每一对由一个位线和一个互补位线组成；
多个排列在所述阵列的上部且沿垂直方向延伸的数据I/O线，所述多个数据I/O线的每一对由一个数据I/O线和一个互补数据I/O线组成且逐一地连接于各对所述位线；
一个用来连接各对上述位线到各对所述多个数据I/O线的列门；
多个沿垂直方向延伸用来控制所述列门的列选择线；
多个逐一地连接于各对所述多个数据I/O线的主数据I/O线；以及
一个用来连接各对所述多个数据I/O线到一对所述多个主数据I/O线的多路复用器，从而自各个所述单位阵列对所述主数据I/O线对的数目的数据进行存取。
5.一种半导体存储器件，它包含：
多个由许多含有多个存储单元的参考块组成且沿芯片长度方向排列的单位阵列；
一个由所述多个单位阵列组成沿垂直于所述芯片长度方向的子阵列；
多个沿所述芯片长度方向延伸用来选择所述多个参考块中的所述多个存储单元的字线；
多个沿垂直于芯片长度方向延伸的位线；
多个沿垂直方向延伸且逐一地连接于所述多个2n位线的多对的数据I/O线，每一对所述多个数据I/O线由一个数据I/O线和一个互补数据I/O线组成；
一个用来在执行读操作时根据列地址输入从连接于一对数据I/O线的所述多个2n位线的各对中选一个的读选择信号线；
一个用来在执行写操作时根据列地址输入从连接于一对数据I/O线的所述多个2n位线的各对中选一个的写选择信号线；
一个用来连接各对所述多个位线到各对所述多个数据I/O线的列门；
一个沿垂直方向排列用来控制所述列门的列选择线；以及
多个通过多路复用器逐一地连接于各对所述多个数据I/O线的主数据I/O线。
6.权利要求5所述的半导体存储器件，其中所述的读选择信号线和所述的写选择信号线沿所述芯片的长度方向延伸。
7.一种在半导体存储器件中排列信号线的方法，它包含下列步骤：
排列一个由多个参考块组成的排成矩阵的阵列，它用来放置多个存储单元；
排列多个用来选择所述多个存储单元的行的字线，所述多个字线沿芯片的长度方向延伸；
排列多个用来选择所述多个存储单元的列的位线，每一对所述多个位线由一个位线和一个互补位线组成且沿垂直于所述芯片的长度方向延伸；
排列多个在阵列的上部且沿垂直方向延伸的数据I/O线，每一对所述多个数据I/O线由一个数据I/O线和一个互补数据I/O线组成且逐一地连接于各对所述多个位线；以及
排列一个邻近于所述数据I/O线和所述互补数据I/O线用来控制沿垂直方向上各对所述多个位线到各对所述数据I/O线连接的列选择线。
8.权利要求7所述的在半导体存储器件中排列信号线的方法，其中所述的列选择线排列在所述数据I/O线和所述互补数据I/O线之间。
CN95105495A 1994-05-20 1995-05-19 用来获得高带宽的半导体存储器件及其信号线的排列方法 Expired - Lifetime CN1099117C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR11050/94 1994-05-20
KR19940011050 1994-05-20
KR11050/1994 1994-05-20

Publications (2)

Publication Number Publication Date
CN1149187A true CN1149187A (zh) 1997-05-07
CN1099117C CN1099117C (zh) 2003-01-15

Family

ID=19383493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95105495A Expired - Lifetime CN1099117C (zh) 1994-05-20 1995-05-19 用来获得高带宽的半导体存储器件及其信号线的排列方法

Country Status (9)

Country Link
US (3) US5537346A (zh)
EP (1) EP0683493B1 (zh)
JP (1) JP2786609B2 (zh)
KR (1) KR0181202B1 (zh)
CN (1) CN1099117C (zh)
DE (1) DE69515927T2 (zh)
MX (1) MX9502241A (zh)
RU (1) RU2170955C2 (zh)
TW (1) TW270983B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104067342A (zh) * 2012-01-26 2014-09-24 株式会社东芝 具有层叠块和公共字线的闪速nand存储装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1266450B1 (it) * 1993-12-07 1996-12-30 Texas Instruments Italia Spa Mini-memoria cache per memorie di campo.
JP3579205B2 (ja) 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
JP3466034B2 (ja) * 1996-12-27 2003-11-10 富士通株式会社 半導体記憶装置
JPH10302471A (ja) * 1997-02-28 1998-11-13 Mitsubishi Electric Corp 半導体記憶装置
US6044481A (en) * 1997-05-09 2000-03-28 Artisan Components, Inc. Programmable universal test interface for testing memories with different test methodologies
AU1119799A (en) * 1997-10-25 1999-05-17 Artisan Components, Inc. Low power differential signal transition techniques for use in memory devices
US6154386A (en) * 1998-06-16 2000-11-28 G-Link Technology Memory device having a wide data path
US6072737A (en) 1998-08-06 2000-06-06 Micron Technology, Inc. Method and apparatus for testing embedded DRAM
US6034900A (en) * 1998-09-02 2000-03-07 Micron Technology, Inc. Memory device having a relatively wide data bus
US6448631B2 (en) 1998-09-23 2002-09-10 Artisan Components, Inc. Cell architecture with local interconnect and method for making same
US6367059B1 (en) 1999-03-23 2002-04-02 Artisan Components, Inc. Carry chain standard cell with charge sharing reduction architecture
US6339541B1 (en) * 2000-06-16 2002-01-15 United Memories, Inc. Architecture for high speed memory circuit having a relatively large number of internal data lines
DE10110624B4 (de) * 2001-03-06 2010-04-08 Qimonda Ag Integrierter Speicher mit mehreren Speicherbereichen
US6664634B2 (en) * 2001-03-15 2003-12-16 Micron Technology, Inc. Metal wiring pattern for memory devices
KR100516735B1 (ko) * 2001-12-08 2005-09-22 주식회사 하이닉스반도체 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치
US7218564B2 (en) * 2004-07-16 2007-05-15 Promos Technologies Inc. Dual equalization devices for long data line pairs
US8259509B2 (en) * 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
KR20100112490A (ko) * 2009-04-09 2010-10-19 삼성전자주식회사 데이터 라인 레이아웃
RU2453935C1 (ru) * 2010-10-26 2012-06-20 Валов Сергей Геннадьевич Способ снижения энергопотребления в n-мерной контекстно-адресуемой памяти

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01246091A (ja) * 1988-03-29 1989-10-02 Amada Co Ltd スイング式機械のアーム長初期設定方法
JPH01278065A (ja) * 1988-04-28 1989-11-08 Hitachi Ltd 半導体記憶装置
JPH0772991B2 (ja) * 1988-12-06 1995-08-02 三菱電機株式会社 半導体記憶装置
DE69114345T2 (de) * 1990-03-28 1996-05-23 Nippon Electric Co Halbleiterspeichereinrichtung.
JPH0696582A (ja) * 1990-09-17 1994-04-08 Texas Instr Inc <Ti> メモリアレイアーキテクチャ
JPH0562461A (ja) * 1991-04-09 1993-03-12 Mitsubishi Electric Corp 半導体記憶装置
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR940003410B1 (ko) * 1991-08-01 1994-04-21 삼성전자 주식회사 망사 구조의 전원선을 가지는 반도체 메모리 장치
EP0544247A3 (en) * 1991-11-27 1993-10-20 Texas Instruments Inc Memory architecture
JP2775552B2 (ja) * 1991-12-26 1998-07-16 三菱電機株式会社 半導体記憶装置
JP2938706B2 (ja) * 1992-04-27 1999-08-25 三菱電機株式会社 同期型半導体記憶装置
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
US5457648A (en) * 1992-10-08 1995-10-10 Intel Corporation Random access memory with digital signals running over the small signal region of the array
EP0593152B1 (en) * 1992-10-14 2000-12-27 Sun Microsystems, Inc. Random access memory design

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104067342A (zh) * 2012-01-26 2014-09-24 株式会社东芝 具有层叠块和公共字线的闪速nand存储装置

Also Published As

Publication number Publication date
JP2786609B2 (ja) 1998-08-13
MX9502241A (es) 1997-02-28
DE69515927T2 (de) 2000-11-16
RU95107895A (ru) 1997-02-10
TW270983B (zh) 1996-02-21
CN1099117C (zh) 2003-01-15
KR950034254A (ko) 1995-12-26
EP0683493B1 (en) 2000-03-29
US5537346A (en) 1996-07-16
US5621679A (en) 1997-04-15
RU2170955C2 (ru) 2001-07-20
EP0683493A2 (en) 1995-11-22
JPH07320480A (ja) 1995-12-08
US5783480A (en) 1998-07-21
DE69515927D1 (de) 2000-05-04
EP0683493A3 (zh) 1995-12-27
KR0181202B1 (ko) 1999-04-15

Similar Documents

Publication Publication Date Title
CN1149187A (zh) 用来获得高带宽的半导体存储器件及其信号线的排列方法
JP3135795B2 (ja) ダイナミック型メモリ
US5943285A (en) Arrangement of memory blocks and pads
KR100820294B1 (ko) 반도체기억장치
US6735144B2 (en) Semiconductor integrated circuit device
US5636158A (en) Irregular pitch layout for a semiconductor memory device
US6324104B1 (en) Semiconductor integrated circuit device
CN1215893A (zh) 具有分层列选择线结构的空间有效的半导体存储器
US4888732A (en) Dynamic random access memory having open bit line architecture
US20070162685A1 (en) Memory data bus structure and method of transferring information with plural memory banks
EP1066637A1 (en) Multi-level data through a single input/output pin
US6125070A (en) Semiconductor memory device having multiple global I/O line pairs
KR0158112B1 (ko) 다수개의 뱅크들을 가지는 반도체 메모리 장치
US8441882B2 (en) Memory devices having redundant arrays for repair
US6788600B2 (en) Non-volatile semiconductor memory
JP3720945B2 (ja) 半導体記憶装置
US6215721B1 (en) Multi-bank memory device and method for arranging input/output lines
KR100351048B1 (ko) 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치
JP2735256B2 (ja) ダイナミック型半導体記憶装置
US6094396A (en) Memory array architecture for multi-data rate operation
EP0788109B1 (en) Semiconductor integrated circuit having improved wiring in input terminal
US6914796B1 (en) Semiconductor memory element with direct connection of the I/Os to the array logic
US5877994A (en) Space-efficient MDQ switch placement
JP3278646B2 (ja) 半導体装置
JP2001266569A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20150519

Granted publication date: 20030115