JP2781375B2 - 信号経路選択用のスイッチ回路 - Google Patents
信号経路選択用のスイッチ回路Info
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- JP2781375B2 JP2781375B2 JP8128290A JP12829096A JP2781375B2 JP 2781375 B2 JP2781375 B2 JP 2781375B2 JP 8128290 A JP8128290 A JP 8128290A JP 12829096 A JP12829096 A JP 12829096A JP 2781375 B2 JP2781375 B2 JP 2781375B2
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- switch
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける信号経路選択用に使用されるスイッチ回路に関す
る。
おける信号経路選択用に使用されるスイッチ回路に関す
る。
【０００２】
【従来の技術】図１に半導体メモリ装置におけるパルス
信号を生成する回路の遅延制御に用いられるスイッチ回
路について示す。即ち、入力信号Ａの遅延経路に用いら
れるインバータチェーン１０〜１７の所定箇所にスイッ
チ端子１００，１０２，１０４，１０６，１０８が設け
られ、必要に応じて所定のスイッチ端子をつなぐことで
インバータチェーンの個数が調整されて遅延時間が変更
され、ＮＡＮＤゲート１８からそれに従うパルス信号が
出力される。
信号を生成する回路の遅延制御に用いられるスイッチ回
路について示す。即ち、入力信号Ａの遅延経路に用いら
れるインバータチェーン１０〜１７の所定箇所にスイッ
チ端子１００，１０２，１０４，１０６，１０８が設け
られ、必要に応じて所定のスイッチ端子をつなぐことで
インバータチェーンの個数が調整されて遅延時間が変更
され、ＮＡＮＤゲート１８からそれに従うパルス信号が
出力される。
【０００３】図２はスイッチ回路の他の例を示す。信号
Ａ，Ｂを演算するＮＡＮＤゲート２０、信号Ｃ，Ｄを演
算するＮＯＲゲート２１、及び信号Ｅを反転出力するイ
ンバータ２２の出力経路に、それぞれスイッチ端子２
４，２５，２６が設けられ、必要に応じてこれらをつな
ぐことによって、選択された論理回路の出力がインバー
タ２３へ入力され、インバータ２３から所望の出力信号
が出力される。
Ａ，Ｂを演算するＮＡＮＤゲート２０、信号Ｃ，Ｄを演
算するＮＯＲゲート２１、及び信号Ｅを反転出力するイ
ンバータ２２の出力経路に、それぞれスイッチ端子２
４，２５，２６が設けられ、必要に応じてこれらをつな
ぐことによって、選択された論理回路の出力がインバー
タ２３へ入力され、インバータ２３から所望の出力信号
が出力される。
【０００４】このようなスイッチ端子は通常、メタルオ
プションを使用することにより必要なスイッチ端子が接
続状態とされる。
プションを使用することにより必要なスイッチ端子が接
続状態とされる。
【発明が解決しようとする課題】従来ではメタルオプシ
ョンにより必要なスイッチ端子をつなぐようにしている
ため、専用のマスクが必要となる。従って、時間的、コ
スト的に不利な要素となっている。
ョンにより必要なスイッチ端子をつなぐようにしている
ため、専用のマスクが必要となる。従って、時間的、コ
スト的に不利な要素となっている。
【０００５】そこで本発明では、メタルオプションを用
いずに、より容易に信号経路の変更を行えるようなスイ
ッチ回路を提供する。
いずに、より容易に信号経路の変更を行えるようなスイ
ッチ回路を提供する。
【０００６】
【課題を解決するための手段】この目的のために本発明
によれば、複数の信号経路を１つの入力先回路へ選択的
に接続するためのスイッチ回路として、前記信号経路の
いずれかに設けられ、ヒューズ切断によりスイッチオフ
となって信号伝送を抑止する第１形ヒューズ回路と、そ
の他の前記信号経路に設けられ、ヒューズ切断によりス
イッチオンとなって信号伝送を許容する第２形ヒューズ
回路と、からなることを特徴とするスイッチ回路を提供
する。この場合特に、複数の信号経路のうちの１つに第
１形ヒューズ回路を設け、その他の信号経路に第２形ヒ
ューズ回路を設けるようにすると信号経路の択一を行え
る。
によれば、複数の信号経路を１つの入力先回路へ選択的
に接続するためのスイッチ回路として、前記信号経路の
いずれかに設けられ、ヒューズ切断によりスイッチオフ
となって信号伝送を抑止する第１形ヒューズ回路と、そ
の他の前記信号経路に設けられ、ヒューズ切断によりス
イッチオンとなって信号伝送を許容する第２形ヒューズ
回路と、からなることを特徴とするスイッチ回路を提供
する。この場合特に、複数の信号経路のうちの１つに第
１形ヒューズ回路を設け、その他の信号経路に第２形ヒ
ューズ回路を設けるようにすると信号経路の択一を行え
る。
【０００７】このような第１形ヒューズ回路の具体的態
様としては、ヒューズの状態に従ってオンオフする制御
スイッチと、該制御スイッチのオンオフに従い動作して
信号を反転伝送するインバータと、から構成するものが
簡単な構成でよく、この場合信号のドライブも行える。
或いは、反転駆動を行う必要がない場合には、ヒューズ
の状態に従ってオンオフする制御スイッチと、該制御ス
イッチのオンオフに従いオンオフして信号を伝送する伝
送ゲートと、から構成するものがよい。また、第２形ヒ
ューズ回路の具体的態様としては、第１形ヒューズ回路
と同様の構成で制御スイッチによるオンオフ制御論理を
反転させたものを使用可能である。
様としては、ヒューズの状態に従ってオンオフする制御
スイッチと、該制御スイッチのオンオフに従い動作して
信号を反転伝送するインバータと、から構成するものが
簡単な構成でよく、この場合信号のドライブも行える。
或いは、反転駆動を行う必要がない場合には、ヒューズ
の状態に従ってオンオフする制御スイッチと、該制御ス
イッチのオンオフに従いオンオフして信号を伝送する伝
送ゲートと、から構成するものがよい。また、第２形ヒ
ューズ回路の具体的態様としては、第１形ヒューズ回路
と同様の構成で制御スイッチによるオンオフ制御論理を
反転させたものを使用可能である。
【０００８】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【０００９】図３〜図４に本発明によるスイッチ回路の
使用例をブロック図で示す。
使用例をブロック図で示す。
【００１０】図３のスイッチ回路は、第１形ヒューズ回
路及び第２形ヒューズ回路からなり、入力信号Ａ１は第
１形ヒューズ回路を介して、また残りの入力信号Ａ２〜
Ａｎは第２形ヒューズ回路を介して１つの入力先回路、
この例ではバッファ等の入力ステージ回路へ入力される
ようになっている。第１形ヒューズ回路はヒューズ切断
によりスイッチオフとなるヒューズ回路で、一方、第２
形ヒューズ回路はヒューズ切断によりスイッチオンとな
るヒューズ回路である。即ち、第１形ヒューズ回路と第
２形ヒューズ回路とは、ヒューズ切断によるスイッチ特
性が逆の関係にある。図示のように、第１形ヒューズ回
路を多数の入力信号経路中のいずれか１つに設けておけ
ば入力信号の択一を行えるが、第１形ヒューズ回路を２
以上設けた場合には、その経路は短絡させることが可能
である。
路及び第２形ヒューズ回路からなり、入力信号Ａ１は第
１形ヒューズ回路を介して、また残りの入力信号Ａ２〜
Ａｎは第２形ヒューズ回路を介して１つの入力先回路、
この例ではバッファ等の入力ステージ回路へ入力される
ようになっている。第１形ヒューズ回路はヒューズ切断
によりスイッチオフとなるヒューズ回路で、一方、第２
形ヒューズ回路はヒューズ切断によりスイッチオンとな
るヒューズ回路である。即ち、第１形ヒューズ回路と第
２形ヒューズ回路とは、ヒューズ切断によるスイッチ特
性が逆の関係にある。図示のように、第１形ヒューズ回
路を多数の入力信号経路中のいずれか１つに設けておけ
ば入力信号の択一を行えるが、第１形ヒューズ回路を２
以上設けた場合には、その経路は短絡させることが可能
である。
【００１１】入力信号Ａ１をスイッチ選択する場合には
いずれのヒューズも切断する必要はなく、従って、この
場合にはヒューズ切断工程を省くことができる。その他
の入力経路をスイッチ選択する場合には、第１形ヒュー
ズ回路の切断を行って、そしていずれかの第２形ヒュー
ズ回路を切断することになる。
いずれのヒューズも切断する必要はなく、従って、この
場合にはヒューズ切断工程を省くことができる。その他
の入力経路をスイッチ選択する場合には、第１形ヒュー
ズ回路の切断を行って、そしていずれかの第２形ヒュー
ズ回路を切断することになる。
【００１２】図４のスイッチ回路は、図１のようなパル
ス生成回路に第１形ヒューズ回路及び第２形ヒューズ回
路を設けた場合の例である。即ち、インバータ１，２の
出力信号をこの例の入力先回路であるＮＡＮＤゲート９
の入力とする信号経路に第１形ヒューズ回路を設け、そ
して、インバータ３，４の出力信号のＮＡＮＤゲート９
への入力経路、インバータ５，６の出力信号のＮＡＮＤ
ゲート９への入力経路、インバータ７，８のＮＡＮＤゲ
ート９への入力経路にそれぞれ第２形ヒューズ回路を設
けてある。従って、一切ヒューズ切断を行わないときに
パルス幅が一番短くなり、そして、第１形ヒューズ回路
のヒューズを切断し、第２形ヒューズ回路のいずれかの
ヒューズを切断すれば、それに応じて遅延時間が調整さ
れ、出力パルス幅を変化させられる。
ス生成回路に第１形ヒューズ回路及び第２形ヒューズ回
路を設けた場合の例である。即ち、インバータ１，２の
出力信号をこの例の入力先回路であるＮＡＮＤゲート９
の入力とする信号経路に第１形ヒューズ回路を設け、そ
して、インバータ３，４の出力信号のＮＡＮＤゲート９
への入力経路、インバータ５，６の出力信号のＮＡＮＤ
ゲート９への入力経路、インバータ７，８のＮＡＮＤゲ
ート９への入力経路にそれぞれ第２形ヒューズ回路を設
けてある。従って、一切ヒューズ切断を行わないときに
パルス幅が一番短くなり、そして、第１形ヒューズ回路
のヒューズを切断し、第２形ヒューズ回路のいずれかの
ヒューズを切断すれば、それに応じて遅延時間が調整さ
れ、出力パルス幅を変化させられる。
【００１３】図５のスイッチ回路は、図２のような論理
回路の出力選択用に第１形ヒューズ回路及び第２形ヒュ
ーズ回路を用いた例である。第１形ヒューズ回路は入力
信号Ａ，Ｂを演算するＮＡＮＤゲート３０の出力経路に
設けられ、そして、入力信号Ｃ，Ｄを演算するＮＯＲゲ
ート４０及び入力信号Ｅを反転するインバータ５０の各
出力経路にそれぞれ第２形ヒューズ回路を設けてある。
いずれのヒューズも切断しなければＮＡＮＤゲート３０
の出力選択とされ、この例の入力先回路であるインバー
タ６０で反転されて出力される。第１形ヒューズ回路を
切断して、そしていずれかの第２形ヒューズ回路を切断
すればＮＯＲゲート４０又はインバータ５０の出力選択
となる。
回路の出力選択用に第１形ヒューズ回路及び第２形ヒュ
ーズ回路を用いた例である。第１形ヒューズ回路は入力
信号Ａ，Ｂを演算するＮＡＮＤゲート３０の出力経路に
設けられ、そして、入力信号Ｃ，Ｄを演算するＮＯＲゲ
ート４０及び入力信号Ｅを反転するインバータ５０の各
出力経路にそれぞれ第２形ヒューズ回路を設けてある。
いずれのヒューズも切断しなければＮＡＮＤゲート３０
の出力選択とされ、この例の入力先回路であるインバー
タ６０で反転されて出力される。第１形ヒューズ回路を
切断して、そしていずれかの第２形ヒューズ回路を切断
すればＮＯＲゲート４０又はインバータ５０の出力選択
となる。
【００１４】図６Ａ及び図６Ｂは第１形ヒューズ回路の
回路例で、そして、図７Ａ及び図７Ｂは第２形ヒューズ
回路の回路例である。
回路例で、そして、図７Ａ及び図７Ｂは第２形ヒューズ
回路の回路例である。
【００１５】図６Ａの第１形ヒューズ回路は、ヒューズ
６０６を切断しなければインバータ６０７の出力が論理
“ロウ”となって制御スイッチのＮＭＯＳＦＥＴ６１１
がオフとされ、これにより、ＰＭＯＳＦＥＴ６０３及び
ＮＭＯＳＦＥＴ６０４からなるインバータの電源スイッ
チであるＰＭＯＳＦＥＴ６０２及びＮＭＯＳＦＥＴ６０
５がオンするので、信号Ａが反転伝送される。一方、ヒ
ューズ６０６を切断した場合は、インバータ６０７の出
力が論理“ハイ”となるのでＮＭＯＳＦＥＴ６１１がオ
ンし、これにより、ＰＭＯＳＦＥＴ６０２及びＮＭＯＳ
ＦＥＴ６０５がオフとなって電源供給が切られ、従って
信号Ａの伝送は遮断される。
６０６を切断しなければインバータ６０７の出力が論理
“ロウ”となって制御スイッチのＮＭＯＳＦＥＴ６１１
がオフとされ、これにより、ＰＭＯＳＦＥＴ６０３及び
ＮＭＯＳＦＥＴ６０４からなるインバータの電源スイッ
チであるＰＭＯＳＦＥＴ６０２及びＮＭＯＳＦＥＴ６０
５がオンするので、信号Ａが反転伝送される。一方、ヒ
ューズ６０６を切断した場合は、インバータ６０７の出
力が論理“ハイ”となるのでＮＭＯＳＦＥＴ６１１がオ
ンし、これにより、ＰＭＯＳＦＥＴ６０２及びＮＭＯＳ
ＦＥＴ６０５がオフとなって電源供給が切られ、従って
信号Ａの伝送は遮断される。
【００１６】また、図６Ｂの第１形ヒューズ回路は、ヒ
ューズ６２５を切断しなければインバータ６２６の出力
が論理“ロウ”となって制御スイッチのＮＭＯＳＦＥＴ
６２４がオフとされ、これにより、ＰＭＯＳＦＥＴ６２
１及びＮＭＯＳＦＥＴ６２２からなるＣＭＯＳ伝送ゲー
ト６２０がオンされるので、信号Ａが伝送される。一
方、ヒューズ６２５を切断した場合は、インバータ６２
６の出力が論理“ハイ”となってＮＭＯＳＦＥＴ６２４
がオンとされるので、ＣＭＯＳ伝送ゲート６２０はオフ
となり、信号Ａの伝送が遮断される。
ューズ６２５を切断しなければインバータ６２６の出力
が論理“ロウ”となって制御スイッチのＮＭＯＳＦＥＴ
６２４がオフとされ、これにより、ＰＭＯＳＦＥＴ６２
１及びＮＭＯＳＦＥＴ６２２からなるＣＭＯＳ伝送ゲー
ト６２０がオンされるので、信号Ａが伝送される。一
方、ヒューズ６２５を切断した場合は、インバータ６２
６の出力が論理“ハイ”となってＮＭＯＳＦＥＴ６２４
がオンとされるので、ＣＭＯＳ伝送ゲート６２０はオフ
となり、信号Ａの伝送が遮断される。
【００１７】図７Ａの第２形ヒューズ回路は、図６Ａの
回路構成のうちのインバータ６０１に代えて接地側の電
源スイッチＮＭＯＳＦＥＴ７０４の方へインバータ７０
６を設けてあり、従って、ヒューズ７０７を切断しなけ
ればＰＭＯＳＦＥＴ７０２及びＮＭＯＳＦＥＴ７０３か
らなるインバータの動作が抑止され、信号Ａの伝送が遮
断される。一方、ヒューズ７０７を切断すれば伝送用の
インバータが動作して信号Ａが反転伝送される。
回路構成のうちのインバータ６０１に代えて接地側の電
源スイッチＮＭＯＳＦＥＴ７０４の方へインバータ７０
６を設けてあり、従って、ヒューズ７０７を切断しなけ
ればＰＭＯＳＦＥＴ７０２及びＮＭＯＳＦＥＴ７０３か
らなるインバータの動作が抑止され、信号Ａの伝送が遮
断される。一方、ヒューズ７０７を切断すれば伝送用の
インバータが動作して信号Ａが反転伝送される。
【００１８】図７Ｂの第２形ヒューズ回路は、図６Ｂの
回路構成のうちのインバータ６２３に代えてＣＭＯＳ伝
送ゲートのＮＭＯＳＦＥＴ７２２の方へインバータ７２
３が設けてあり、従って、ヒューズ７２５を切断しなけ
ればＰＭＯＳＦＥＴ７２１及びＮＭＯＳＦＥＴ７２２か
らなるＣＭＯＳ伝送ゲートがオフとなって信号Ａの伝送
が遮断される。一方、ヒューズ７２５を切断すればＣＭ
ＯＳ伝送ゲートがオンして信号Ａが伝送される。
回路構成のうちのインバータ６２３に代えてＣＭＯＳ伝
送ゲートのＮＭＯＳＦＥＴ７２２の方へインバータ７２
３が設けてあり、従って、ヒューズ７２５を切断しなけ
ればＰＭＯＳＦＥＴ７２１及びＮＭＯＳＦＥＴ７２２か
らなるＣＭＯＳ伝送ゲートがオフとなって信号Ａの伝送
が遮断される。一方、ヒューズ７２５を切断すればＣＭ
ＯＳ伝送ゲートがオンして信号Ａが伝送される。
【００１９】
【発明の効果】本発明によれば、メタルオプションを使
用せず、ヒューズ切断により信号経路の切り換えを可能
としたので、その分のマスクを省くことができ、ＴＡＴ
やコストの面で有利である。また、ウェーハ工程の最後
の方でビーム切断等を使用して簡単に信号経路の選択を
行えるようになるので、非常に便利である。
用せず、ヒューズ切断により信号経路の切り換えを可能
としたので、その分のマスクを省くことができ、ＴＡＴ
やコストの面で有利である。また、ウェーハ工程の最後
の方でビーム切断等を使用して簡単に信号経路の選択を
行えるようになるので、非常に便利である。
【図１】従来のスイッチ回路の一例を示す回路図。
【図２】従来のスイッチ回路の他の例を示す回路図。
【図３】本発明によるスイッチ回路の使用例を示すブロ
ック図。
ック図。
【図４】本発明によるスイッチ回路の他の使用例を示す
ブロック図。
ブロック図。
【図５】本発明によるスイッチ回路の更に他の使用例を
示すブロック図。
示すブロック図。
【図６】第１形ヒューズ回路の構成例を示す回路図。
【図７】第２形ヒューズ回路の構成例を示す回路図。
Claims (9)
- 【請求項１】 複数の信号経路を１つの入力先回路へ選
択的に接続するためのスイッチ回路であって、前記信号
経路のいずれかに設けられ、ヒューズ切断によりスイッ
チオフとなって信号伝送を抑止する第１形ヒューズ回路
と、その他の前記信号経路に設けられ、ヒューズ切断に
よりスイッチオンとなって信号伝送を許容する第２形ヒ
ューズ回路と、からなることを特徴とするスイッチ回
路。 - 【請求項２】 複数の信号経路のうちの１つに第１形ヒ
ューズ回路が設けられ、その他の信号経路に第２形ヒュ
ーズ回路が設けられる請求項１記載のスイッチ回路。 - 【請求項３】 第１形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従い動作して信号を反転伝送するインバー
タと、から構成される請求項１又は請求項２記載のスイ
ッチ回路。 - 【請求項４】 第１形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従いオンオフして信号を伝送する伝送ゲー
トと、から構成される請求項１又は請求項２記載のスイ
ッチ回路。 - 【請求項５】 第２形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従い動作して信号を反転伝送するインバー
タと、から構成される請求項３又は請求項４記載のスイ
ッチ回路。 - 【請求項６】 第２形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従いオンオフして信号を伝送する伝送ゲー
トと、から構成される請求項３又は請求項４記載のスイ
ッチ回路。 - 【請求項７】 制御スイッチがヒューズ切断でオンする
ＮＭＯＳＦＥＴである請求項３〜６のいずれか１項に記
載のスイッチ回路。 - 【請求項８】 パルス生成回路におけるインバータチェ
ーンの個数調整に使用される請求項１〜７のいずれか１
項に記載のスイッチ回路。 - 【請求項９】 複数の論理回路の出力信号伝送選択用に
使用される請求項１〜７のいずれか１項に記載のスイッ
チ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013264A KR0145221B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 소자의 스위치 회로 |
| KR1995P13264 | 1995-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08329822A JPH08329822A (ja) | 1996-12-13 |
| JP2781375B2 true JP2781375B2 (ja) | 1998-07-30 |
Family
ID=19415395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128290A Expired - Fee Related JP2781375B2 (ja) | 1995-05-25 | 1996-05-23 | 信号経路選択用のスイッチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5726585A (ja) |
| JP (1) | JP2781375B2 (ja) |
| KR (1) | KR0145221B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413410B1 (en) * | 1996-06-19 | 2002-07-02 | Lifescan, Inc. | Electrochemical cell |
| JP2880958B2 (ja) * | 1996-07-30 | 1999-04-12 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US6310506B1 (en) * | 1996-10-29 | 2001-10-30 | Texas Instruments Incorporated | Programmable setup/hold time delay network |
| US5926034A (en) * | 1997-08-14 | 1999-07-20 | Micron Technology, Inc. | Fuse option for multiple logic families on the same die |
| US6114878A (en) * | 1998-02-13 | 2000-09-05 | Micron Technology, Inc. | Circuit for contact pad isolation |
| KR100287541B1 (ko) | 1998-05-29 | 2001-04-16 | 윤종용 | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 |
| KR100359855B1 (ko) * | 1998-06-30 | 2003-01-15 | 주식회사 하이닉스반도체 | 가변전압발생기를이용한앤티퓨즈의프로그래밍회로 |
| US6255893B1 (en) * | 1999-07-07 | 2001-07-03 | Intel Corporation | Method and apparatus for detection of electrical overstress |
| US6281709B1 (en) | 1999-08-31 | 2001-08-28 | Micron Technology, Inc. | Fuse option for multiple logic families on the same die |
| KR100546300B1 (ko) * | 1999-10-01 | 2006-01-26 | 삼성전자주식회사 | 칩 정보 출력회로 |
| JP4629192B2 (ja) * | 2000-07-07 | 2011-02-09 | 富士通セミコンダクター株式会社 | トリミング回路、調整回路及び半導体装置 |
| US7466180B2 (en) * | 2000-12-12 | 2008-12-16 | Intel Corporation | Clock network |
| KR100403342B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 타이밍 조절 회로 |
| US7304366B2 (en) * | 2004-08-02 | 2007-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self correcting multiple-link fuse |
| US7567449B2 (en) * | 2006-10-27 | 2009-07-28 | Xilinx, Inc. | One-time-programmable logic bit with multiple logic elements |
| US10693468B2 (en) * | 2017-06-28 | 2020-06-23 | Texas Instruments Incorporated | Integrated circuit and process for family of digital logic functions |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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