JP2778126B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2778126B2 JP2778126B2 JP16948989A JP16948989A JP2778126B2 JP 2778126 B2 JP2778126 B2 JP 2778126B2 JP 16948989 A JP16948989 A JP 16948989A JP 16948989 A JP16948989 A JP 16948989A JP 2778126 B2 JP2778126 B2 JP 2778126B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にショット
キー・バリア・ダイオードを含むバイポーラトランジス
タとＣ−MOS電界効果トランジスタとが同時に形成され
る半導体集積回路の製造方法に関する。
キー・バリア・ダイオードを含むバイポーラトランジス
タとＣ−MOS電界効果トランジスタとが同時に形成され
る半導体集積回路の製造方法に関する。
従来、シリサイドを使用したショットキーバリアダイ
オード（SBD）では、シリサイドがコンタクト開孔部内
だけに形成されるため、シリサイド周辺における電界強
度が著しく高くなり、この部分での逆方向電流が支配的
となって逆方向特性を悪化させる。これを防止するため
に、開孔部周辺に拡散層とは反対導電型の領域を形成
し、電界強度を緩和させる方法がある。いわゆるガード
リング付SBD構造で、第２図に示す構造となっている。
第２図（ａ）は平面図で、第２図（ｂ）はその断面図で
ある。例えば、Ｎ型エピタキシャルシリコン層（2,4）
上にシリコン酸化膜（2,8）を形成して所定の部分を選
択的に開孔し、露出したＮ型エピタキシャルシリコン層
（2,4）表面を例えば白金等の金属によりシリサイド化
し、シリサイド層（2,19）を形成する。このシリサイド
層（2,19）とシリコン酸化膜（2,8）との境界部分に逆
方向電流を集中させないように、予めＰ型＋ガードリン
グ拡散層（2,14）を境界部分に添って環状に形成してお
く。
オード（SBD）では、シリサイドがコンタクト開孔部内
だけに形成されるため、シリサイド周辺における電界強
度が著しく高くなり、この部分での逆方向電流が支配的
となって逆方向特性を悪化させる。これを防止するため
に、開孔部周辺に拡散層とは反対導電型の領域を形成
し、電界強度を緩和させる方法がある。いわゆるガード
リング付SBD構造で、第２図に示す構造となっている。
第２図（ａ）は平面図で、第２図（ｂ）はその断面図で
ある。例えば、Ｎ型エピタキシャルシリコン層（2,4）
上にシリコン酸化膜（2,8）を形成して所定の部分を選
択的に開孔し、露出したＮ型エピタキシャルシリコン層
（2,4）表面を例えば白金等の金属によりシリサイド化
し、シリサイド層（2,19）を形成する。このシリサイド
層（2,19）とシリコン酸化膜（2,8）との境界部分に逆
方向電流を集中させないように、予めＰ型＋ガードリン
グ拡散層（2,14）を境界部分に添って環状に形成してお
く。
さらに、上記シリサイド層（2,19）を覆うように高融
点金属によるバリアメタル層（2,20）を形成し、さらに
アルミニウム等の配線材料によって、電極（2,22）を形
成する。
点金属によるバリアメタル層（2,20）を形成し、さらに
アルミニウム等の配線材料によって、電極（2,22）を形
成する。
上述した従来のSBDでは、コンタクト開孔のパターニ
ングの際、P+型ガードリング拡散層を開孔部周辺に有す
る様に位置合せを行う必要があり、その位置合せの余裕
度を高めるために、P+型ガードリング拡散層の横方向の
幅を広く確保しなければならない。従ってP+型ガードリ
ング拡散層の形成によりSBDの面積が大きくなり、高集
積化が困難であるという欠点がある。
ングの際、P+型ガードリング拡散層を開孔部周辺に有す
る様に位置合せを行う必要があり、その位置合せの余裕
度を高めるために、P+型ガードリング拡散層の横方向の
幅を広く確保しなければならない。従ってP+型ガードリ
ング拡散層の形成によりSBDの面積が大きくなり、高集
積化が困難であるという欠点がある。
本発明はMOS電界効果トランジスタとショットキー・
バリア・ダイオードとを共に有する半導体装置の製造方
法において、ショットキー・バリア・ダイオード領域の
一導電型エピタキシャル層主表面に有する酸化シリコン
膜を開孔する工程と、前記開孔部より逆導電型不純物領
域を形成する工程と、前記開孔部側壁にサイドウォール
を形成する工程と、前記サイドウォール及び前記酸化シ
リコン膜をマスクとして異方性エッチングを施して前記
開孔部直下の前記逆導電型不純物領域を除去する工程
と、除去して出来る溝の側面及び底面をシリサイド処理
してショットキー・バリア・ダイオードを形成する工程
を有している。
バリア・ダイオードとを共に有する半導体装置の製造方
法において、ショットキー・バリア・ダイオード領域の
一導電型エピタキシャル層主表面に有する酸化シリコン
膜を開孔する工程と、前記開孔部より逆導電型不純物領
域を形成する工程と、前記開孔部側壁にサイドウォール
を形成する工程と、前記サイドウォール及び前記酸化シ
リコン膜をマスクとして異方性エッチングを施して前記
開孔部直下の前記逆導電型不純物領域を除去する工程
と、除去して出来る溝の側面及び底面をシリサイド処理
してショットキー・バリア・ダイオードを形成する工程
を有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明する
ための工程順に配置した半導体チップの断面図である。
他の素子の製造工程と比較するために、左側にＮチャネ
ルMOSトランジスタ、中央にSBD、右側にバイポーラトラ
ンジスタを示す。
ための工程順に配置した半導体チップの断面図である。
他の素子の製造工程と比較するために、左側にＮチャネ
ルMOSトランジスタ、中央にSBD、右側にバイポーラトラ
ンジスタを示す。
先ず、第１図（ａ）に示す様に、例えばＰ型半導体基
板（1,1）にN+型埋込層（1,2）及びP+型埋込層（1,3）
をそれぞれ選択的に形成する。さらにＰ型半導体基板
（1,1）上にＮ型エピタキシャルシリコン層（1,4）を形
成し、各素子間を絶縁酸化膜（1,5）及びＰ型絶縁領域
（1,6）によって電気的に絶縁する。さらにＮチャネル
及びＰチャネルMOSトランジスタ部分のＮ型エピタキシ
ャルシリコン層（1,4）表面には100〜1000Åの薄いゲー
ト酸化膜（1,7）、SBD部分及びバイポーラトランジスタ
部分には500〜3000Åのシリコン酸化膜（1,8）を形成す
る。さらにＮチャネルMOSトランジスタ部分にはゲート
酸化膜（1,7）を介して、イオン打ち込み法によりＰ型
ウェル領域（1,9）を形成し、また、ＰチャネルMOSトラ
ンジスタ部分にはＮ型ウェル領域を形成する。さらにバ
イポーラトランジスタ部分にはＰ型ベース領域（1,10）
を形成する。
板（1,1）にN+型埋込層（1,2）及びP+型埋込層（1,3）
をそれぞれ選択的に形成する。さらにＰ型半導体基板
（1,1）上にＮ型エピタキシャルシリコン層（1,4）を形
成し、各素子間を絶縁酸化膜（1,5）及びＰ型絶縁領域
（1,6）によって電気的に絶縁する。さらにＮチャネル
及びＰチャネルMOSトランジスタ部分のＮ型エピタキシ
ャルシリコン層（1,4）表面には100〜1000Åの薄いゲー
ト酸化膜（1,7）、SBD部分及びバイポーラトランジスタ
部分には500〜3000Åのシリコン酸化膜（1,8）を形成す
る。さらにＮチャネルMOSトランジスタ部分にはゲート
酸化膜（1,7）を介して、イオン打ち込み法によりＰ型
ウェル領域（1,9）を形成し、また、ＰチャネルMOSトラ
ンジスタ部分にはＮ型ウェル領域を形成する。さらにバ
イポーラトランジスタ部分にはＰ型ベース領域（1,10）
を形成する。
次に第１図（ｂ）に示す様にバイポーラトランジスタ
部のシリコン酸化膜（1,8）を開孔して、全面にポリシ
リコンを堆積する。さらに前記ポリシリコンをパターニ
ングエッチして、Ｎチャネル及びＰチャネルトランジス
タ部にはゲートポリシリコン層（1,11）を、またバイポ
ーラトランジスタ部分にはエミッタポリシリコン層（1,
12）を形成する。さらにゲートポリシリコン層（1,11）
をマスクにしてセルフアラインでＮ型低濃度ソース・ド
レイン拡散層（1,13）をＮチャネルMOSトランジスタ
に、Ｐ型低濃度ソース・ドレイン拡散層をＰチャネルMO
Sトランジスタに形成する。
部のシリコン酸化膜（1,8）を開孔して、全面にポリシ
リコンを堆積する。さらに前記ポリシリコンをパターニ
ングエッチして、Ｎチャネル及びＰチャネルトランジス
タ部にはゲートポリシリコン層（1,11）を、またバイポ
ーラトランジスタ部分にはエミッタポリシリコン層（1,
12）を形成する。さらにゲートポリシリコン層（1,11）
をマスクにしてセルフアラインでＮ型低濃度ソース・ド
レイン拡散層（1,13）をＮチャネルMOSトランジスタ
に、Ｐ型低濃度ソース・ドレイン拡散層をＰチャネルMO
Sトランジスタに形成する。
さらに第１図（ｃ）に示すように、SBD形成部分のシ
リコン酸化膜（1,8）をパターニングエッチして、SBD開
孔部Ａを形成する。次に、SBD開孔部Ａより、ボロンな
どのＰ型導電不純物をイオン打込み法等により形成し、
N2ガス雰囲気中で熱処理してP+型ガードリング拡散層
（1,14）を得る。さらにCVD法等により500〜2000Åの酸
化シリコン層（1,15）を全面に堆積する。
リコン酸化膜（1,8）をパターニングエッチして、SBD開
孔部Ａを形成する。次に、SBD開孔部Ａより、ボロンな
どのＰ型導電不純物をイオン打込み法等により形成し、
N2ガス雰囲気中で熱処理してP+型ガードリング拡散層
（1,14）を得る。さらにCVD法等により500〜2000Åの酸
化シリコン層（1,15）を全面に堆積する。
次に、第１図（ｄ）に示すように、酸化シリコン層
（1,15）を異方性エッチングによってエッチバックし
て、ゲートポリシリコン層（1,10）の側壁及びSBD開孔
部Ａの側壁にのみ側壁酸化膜（1,16）を残す。さらにLD
D（ライトリイ・ドープト・ドレイン−ソース（Lightly
Doped Drain−Source））構造にするために、Ｎチャネ
ルMOSトランジスタにN+型高濃度ソース・ドレイン拡散
層（1,17）及びＰチャネルMOSトランジスタにP+型高濃
度ソース・ドレイン拡散層を形成する。さらにバイポー
ラトランジスタのエミッタポリシリコン層（1,12）を介
してリンあるいはヒ素等のＮ型導電不純物をイオン打込
法でＰ型ベース領域（1,10）内に形成してN+型エミッタ
領域（1,18）を得る。このときN+型高濃度ソース・ドレ
イン拡散層（1,17）とN+型エミッタ領域（1,18）は同時
に形成してもよい。
（1,15）を異方性エッチングによってエッチバックし
て、ゲートポリシリコン層（1,10）の側壁及びSBD開孔
部Ａの側壁にのみ側壁酸化膜（1,16）を残す。さらにLD
D（ライトリイ・ドープト・ドレイン−ソース（Lightly
Doped Drain−Source））構造にするために、Ｎチャネ
ルMOSトランジスタにN+型高濃度ソース・ドレイン拡散
層（1,17）及びＰチャネルMOSトランジスタにP+型高濃
度ソース・ドレイン拡散層を形成する。さらにバイポー
ラトランジスタのエミッタポリシリコン層（1,12）を介
してリンあるいはヒ素等のＮ型導電不純物をイオン打込
法でＰ型ベース領域（1,10）内に形成してN+型エミッタ
領域（1,18）を得る。このときN+型高濃度ソース・ドレ
イン拡散層（1,17）とN+型エミッタ領域（1,18）は同時
に形成してもよい。
次に第１図（ｅ）に示すように、SBD部分のみを、シ
リコン酸化膜（1,8）及び側壁酸化膜（1,16）をマスク
として、SBD開孔部Ａを異方性シリコンエッチング処理
してP+型ガードリング拡散層（1,14）より深い溝Ｂを形
成する。さらに溝Ｂの底面及び側面を例えば白金等の金
属によりシリサイド化し、シリサイド層（1,19）を形成
する。さらに上記シリサイド層（1,19）を覆うように、
例えばTiWの様な高融点金属によりバリアメタル層（1,2
0）を形成する。
リコン酸化膜（1,8）及び側壁酸化膜（1,16）をマスク
として、SBD開孔部Ａを異方性シリコンエッチング処理
してP+型ガードリング拡散層（1,14）より深い溝Ｂを形
成する。さらに溝Ｂの底面及び側面を例えば白金等の金
属によりシリサイド化し、シリサイド層（1,19）を形成
する。さらに上記シリサイド層（1,19）を覆うように、
例えばTiWの様な高融点金属によりバリアメタル層（1,2
0）を形成する。
次に全面に絶縁膜（1,21）を堆積して、各部からアル
ミニウム等の配線材料によって電極（1,22）を形成す
る。
ミニウム等の配線材料によって電極（1,22）を形成す
る。
上述したSBDの製造方法は、P+型ガードリング拡散層
がSBD開孔部より、拡散広がり分しか広がらず、開孔部
に対して0.2〜0.5μｍ外周に形成される。従来のSBDで
は、P+型ガードリング拡散層とSBD開孔部との位置合せ
の余裕度のために、P+型ガードリング拡散層はSBD開孔
部に対して１〜２μｍ外側に形成しなくてはならなかっ
た。
がSBD開孔部より、拡散広がり分しか広がらず、開孔部
に対して0.2〜0.5μｍ外周に形成される。従来のSBDで
は、P+型ガードリング拡散層とSBD開孔部との位置合せ
の余裕度のために、P+型ガードリング拡散層はSBD開孔
部に対して１〜２μｍ外側に形成しなくてはならなかっ
た。
従って、本発明によるとSBDのガードリング拡散層を
セルファラインで形成することによってSBDの面積が小
さくなり、高集積度の半導体装置が提供できる。
セルファラインで形成することによってSBDの面積が小
さくなり、高集積度の半導体装置が提供できる。
以上説明したように、本発明によれば、SBDのガード
リング拡散層をセルファラインで形成することにより、
位置合せずれがなく、かつ集積度の高いショットキー・
バリア・ダイオードを有する半導体装置を製造できる効
果がある。
リング拡散層をセルファラインで形成することにより、
位置合せずれがなく、かつ集積度の高いショットキー・
バリア・ダイオードを有する半導体装置を製造できる効
果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図、第２図
（ａ），第２図（ｂ）は従来例を説明するための半導体
チップの平面図及び断面図である。 （1,1）……Ｐ型半導体基板、（1,13）……Ｎ型低濃度
ソース・ドレイン拡散層、（1,2）……N+型埋込層、
（1,14,），（2,14）……P+型ガードリング拡散層、
（1,3）……P+型埋込層、（1,15）……酸化シリコン
層、（1,4），（2,4）……Ｎ型エピタキシャルシリコン
層、（1,16）……側壁酸化膜、（1,5）……絶縁酸化
膜、（1,17）……N+型高濃度ソース・ドレイン拡散層、
（1,6）……Ｐ型絶縁領域、（1,18）……N+型エミッタ
領域、（1,7）……ゲート酸化膜、（1,19），（2,19）
……シリサイド層、（1,8），（2,8）……シリコン酸化
膜、（1,20），（2,20）……バリアメタル層、（1,9）
……Ｐ型ウェル領域、（1,21）……絶縁膜、（1,10）…
…Ｐ型ベース領域、（1,22），（2,22）……電極、（1,
11）……ゲートポリシリコン層、（1,12）……エミッタ
ポリシリコン層、Ａ……SBD開孔部、Ｂ……溝。
めの工程順に示す半導体チップの断面図、第２図
（ａ），第２図（ｂ）は従来例を説明するための半導体
チップの平面図及び断面図である。 （1,1）……Ｐ型半導体基板、（1,13）……Ｎ型低濃度
ソース・ドレイン拡散層、（1,2）……N+型埋込層、
（1,14,），（2,14）……P+型ガードリング拡散層、
（1,3）……P+型埋込層、（1,15）……酸化シリコン
層、（1,4），（2,4）……Ｎ型エピタキシャルシリコン
層、（1,16）……側壁酸化膜、（1,5）……絶縁酸化
膜、（1,17）……N+型高濃度ソース・ドレイン拡散層、
（1,6）……Ｐ型絶縁領域、（1,18）……N+型エミッタ
領域、（1,7）……ゲート酸化膜、（1,19），（2,19）
……シリサイド層、（1,8），（2,8）……シリコン酸化
膜、（1,20），（2,20）……バリアメタル層、（1,9）
……Ｐ型ウェル領域、（1,21）……絶縁膜、（1,10）…
…Ｐ型ベース領域、（1,22），（2,22）……電極、（1,
11）……ゲートポリシリコン層、（1,12）……エミッタ
ポリシリコン層、Ａ……SBD開孔部、Ｂ……溝。
Claims (1)
- 【請求項１】MOS電界効果トランジスタとショットキー
・バリア・ダイオードとを共に有する半導体装置の製造
方法において、ショットキー・バリア・ダイオード領域
の一導電型エピタキシャル層主表面に有する酸化シリコ
ン膜を開孔する工程と、前記開孔部より逆導電型不純物
領域を形成する工程と、前記開孔部側壁にサイドウォー
ルを形成する工程と、前記サイドウォール及び前記酸化
シリコン膜をマスクとして異方性エッチングを施して前
記開孔部直下の前記逆導電型不純物領域を除去する工程
と、除去して出来る溝の側面及び底面をシリサイド処理
してショットキー・バリア・ダイオードを形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16948989A JP2778126B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16948989A JP2778126B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334371A JPH0334371A (ja) | 1991-02-14 |
| JP2778126B2 true JP2778126B2 (ja) | 1998-07-23 |
Family
ID=15887478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16948989A Expired - Fee Related JP2778126B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778126B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5078323A (en) * | 1990-07-20 | 1992-01-07 | Wagner Spray Tech Corporation | Air valve for portable paint gun |
| KR100763848B1 (ko) | 2006-07-05 | 2007-10-05 | 삼성전자주식회사 | 쇼트키 다이오드 및 그 제조 방법 |
| JP6091941B2 (ja) * | 2012-09-27 | 2017-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1989
- 1989-06-29 JP JP16948989A patent/JP2778126B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334371A (ja) | 1991-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |