JP2773685B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高出力電力を得られる電界効果トランジスタ（以下「高
出力ＦＥＴ」と略す）を搭載したフリップチップ型構造
を有する半導体装置に関する。
高出力電力を得られる電界効果トランジスタ（以下「高
出力ＦＥＴ」と略す）を搭載したフリップチップ型構造
を有する半導体装置に関する。
【０００２】
【従来技術】ＧａＡｓを用いた高出力ＦＥＴは複数の小
さなゲート幅を持ったＦＥＴを並列に並べて構成されて
いるが、高出力電力を得るために入力される直流入力電
力の内多くの電力が熱となるため放熱を効率的に行うこ
とが重要である。また、ＦＥＴはソース、ドレイン、ゲ
ートの３端子から成っており、複数のＦＥＴを並列につ
ないだ場合には、必ず一つの端子が他の端子と交差する
ことになるので、この端子と端子との交差部分では電荷
の寄生容量の増大が問題となる。
さなゲート幅を持ったＦＥＴを並列に並べて構成されて
いるが、高出力電力を得るために入力される直流入力電
力の内多くの電力が熱となるため放熱を効率的に行うこ
とが重要である。また、ＦＥＴはソース、ドレイン、ゲ
ートの３端子から成っており、複数のＦＥＴを並列につ
ないだ場合には、必ず一つの端子が他の端子と交差する
ことになるので、この端子と端子との交差部分では電荷
の寄生容量の増大が問題となる。
【０００３】そこで、この寄生容量の低減と効率的な放
熱等を目的としてフリップチップ型構造を有する高出力
ＦＥＴの半導体装置が開発されている（例えば、電子情
報通信学会発行、福田益美・平地康剛共著「ＧａＡｓ電
界効果トランジスタの基礎」、198-199 頁参照）。
熱等を目的としてフリップチップ型構造を有する高出力
ＦＥＴの半導体装置が開発されている（例えば、電子情
報通信学会発行、福田益美・平地康剛共著「ＧａＡｓ電
界効果トランジスタの基礎」、198-199 頁参照）。
【０００４】ここで、図５を用いてこの従来のフリップ
チップ型構造を有する半導体装置について説明する。図
５は従来のフリップチップ型構造を有する半導体装置の
断面図である。
チップ型構造を有する半導体装置について説明する。図
５は従来のフリップチップ型構造を有する半導体装置の
断面図である。
【０００５】図５に示すように、半導体チップ３０は、
半導体基板１上に既存のＦＥＴ形成技術（例えばイオン
注入技術、エッチング技術、メタル形成技術等）により
ソース電極２、ゲート電極３、ドレイン電極４を配置し
た後、ソース電極２に２０μｍ程度のＡｕ等の厚メッキ
をほどこすことによってソースパッド１８を形成し、ソ
ース電極２とゲート電極３およびドレイン電極４とを３
次元的に分離するようにしている。このようにして製造
した半導体チップ３０はＦＥＴ形成面を下にして、実装
基板６上（または実装パッケージ上）のマウントエリア
面１０に接合材１９でマウントされている。
半導体基板１上に既存のＦＥＴ形成技術（例えばイオン
注入技術、エッチング技術、メタル形成技術等）により
ソース電極２、ゲート電極３、ドレイン電極４を配置し
た後、ソース電極２に２０μｍ程度のＡｕ等の厚メッキ
をほどこすことによってソースパッド１８を形成し、ソ
ース電極２とゲート電極３およびドレイン電極４とを３
次元的に分離するようにしている。このようにして製造
した半導体チップ３０はＦＥＴ形成面を下にして、実装
基板６上（または実装パッケージ上）のマウントエリア
面１０に接合材１９でマウントされている。
【０００６】
【発明が解決しようとする課題】しかしながら、図５に
示した半導体装置では、厚メッキ処理したそれぞれのソ
ース電極２が独立に実装基板６（またはパッケージ）の
マウント面１０と接しているので、半導体チップ３０を
実装しようとする実装基板６のマウント面１０に極めて
精度の高い平坦性が求められる。マウント面１０の平坦
性の精度が低く凹凸が多いと、マウント面１０に接しな
いソース電極２が発生する危険性が高い。
示した半導体装置では、厚メッキ処理したそれぞれのソ
ース電極２が独立に実装基板６（またはパッケージ）の
マウント面１０と接しているので、半導体チップ３０を
実装しようとする実装基板６のマウント面１０に極めて
精度の高い平坦性が求められる。マウント面１０の平坦
性の精度が低く凹凸が多いと、マウント面１０に接しな
いソース電極２が発生する危険性が高い。
【０００７】例えば、図６（ａ）は平坦性の精度の低い
マウント面１０′に図５に示した従来の半導体チップ３
０をマウントした場合を示しており、半導体チップ３０
では、基板１上に形成されたソース電極２、２′、２″
にそれぞれソースパッド１８、１８′、１８″が形成さ
れているが、ソースパッド１８′はマウント面１０′に
凹部があるためにマウント面１０′に接触していない。
このようにマウント面１０′に接触しないソースパッド
１８′が存在すると、そのソースパッド１８′に接続す
るソース電極２′は電気的にオープンになり、ＦＥＴの
正常動作に支障を来す。また、ソースパッド１８′が放
熱をも目的とするものであれば、放熱パスがソースパッ
ド１８′とマウント面１０′との間で切断されてしまう
ので、ソース電極２′からの放熱が極端に悪くなり、熱
が特性に影響するパワー素子などの場合、特性劣化や発
振、破壊などの原因となる。
マウント面１０′に図５に示した従来の半導体チップ３
０をマウントした場合を示しており、半導体チップ３０
では、基板１上に形成されたソース電極２、２′、２″
にそれぞれソースパッド１８、１８′、１８″が形成さ
れているが、ソースパッド１８′はマウント面１０′に
凹部があるためにマウント面１０′に接触していない。
このようにマウント面１０′に接触しないソースパッド
１８′が存在すると、そのソースパッド１８′に接続す
るソース電極２′は電気的にオープンになり、ＦＥＴの
正常動作に支障を来す。また、ソースパッド１８′が放
熱をも目的とするものであれば、放熱パスがソースパッ
ド１８′とマウント面１０′との間で切断されてしまう
ので、ソース電極２′からの放熱が極端に悪くなり、熱
が特性に影響するパワー素子などの場合、特性劣化や発
振、破壊などの原因となる。
【０００８】本発明は上記の問題点にかんがみてなされ
たものであり、その目的は、半導体チップをマウントす
る実装基板またはパッケージのマウント面の平坦性の精
度が低くてもマウント面への電気的接触および放熱パス
を確保することができ、かつ、半導体チップの実装時に
かかる外力による変形を防止できるような、フリップチ
ップ型構造を有する半導体装置を提供することである。
たものであり、その目的は、半導体チップをマウントす
る実装基板またはパッケージのマウント面の平坦性の精
度が低くてもマウント面への電気的接触および放熱パス
を確保することができ、かつ、半導体チップの実装時に
かかる外力による変形を防止できるような、フリップチ
ップ型構造を有する半導体装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明による半導体装置は、半導体基板上にソース電
極とゲート電極とドレイン電極とを複数配置して電界効
果トランジスタ素子部を形成し、該電界効果トランジス
タ素子部のゲート電極、または、ゲート電極とドレイン
電極またはソース電極のいずれか一方の電極上に誘電体
層が形成され、さらに該誘電体層と誘電体層に覆われて
いない電極とにマウント用導体層が形成されて誘電体層
に覆われていない電極を電気的に接合させた半導体チッ
プを搭載し、該半導体チップの該マウント用導体層が実
装しようとする媒体のマウント面にマウント材により接
着あるいは熱的に圧着されていることを特徴とする。
に本発明による半導体装置は、半導体基板上にソース電
極とゲート電極とドレイン電極とを複数配置して電界効
果トランジスタ素子部を形成し、該電界効果トランジス
タ素子部のゲート電極、または、ゲート電極とドレイン
電極またはソース電極のいずれか一方の電極上に誘電体
層が形成され、さらに該誘電体層と誘電体層に覆われて
いない電極とにマウント用導体層が形成されて誘電体層
に覆われていない電極を電気的に接合させた半導体チッ
プを搭載し、該半導体チップの該マウント用導体層が実
装しようとする媒体のマウント面にマウント材により接
着あるいは熱的に圧着されていることを特徴とする。
【００１０】
【００１１】
【作用】請求項１〜３に記載の半導体装置は、電界効果
トランジスタ素子部のゲート電極、または、ゲート電極
とドレイン電極またはソース電極のいずれか一方の電極
上に誘電体層が形成され、さらに該誘電体層と誘電体層
に覆われていない電極とにマウント用導体層が形成され
て誘電体層に覆われていない電極を電気的に接合させた
半導体チップを搭載し、該半導体チップの該マウント用
導体層が実装しようとする媒体のマウント面にマウント
材により接着あるいは熱的に圧着されているので、マウ
ント面への電気的接触を確保できると共に、誘電体層の
形成により半導体チップの実装時にかかる外力による変
形を防止し、放熱効果をさらに改善することができる。
トランジスタ素子部のゲート電極、または、ゲート電極
とドレイン電極またはソース電極のいずれか一方の電極
上に誘電体層が形成され、さらに該誘電体層と誘電体層
に覆われていない電極とにマウント用導体層が形成され
て誘電体層に覆われていない電極を電気的に接合させた
半導体チップを搭載し、該半導体チップの該マウント用
導体層が実装しようとする媒体のマウント面にマウント
材により接着あるいは熱的に圧着されているので、マウ
ント面への電気的接触を確保できると共に、誘電体層の
形成により半導体チップの実装時にかかる外力による変
形を防止し、放熱効果をさらに改善することができる。
【００１２】
【００１３】
【実施例】以下、図面を参照しながら、まず本発明の前
提となる従来の半導体装置の改良例を参考例として説明
し、次いで本発明による第１の実施例及び第２の実施例
について説明する。
提となる従来の半導体装置の改良例を参考例として説明
し、次いで本発明による第１の実施例及び第２の実施例
について説明する。
【００１４】図１は従来の半導体装置の改良例を本発明
の参考例として示したものであり、図１（ａ）は半導体
チップ３０の平面図、図１（ｂ）は図１（ａ）に示した
半導体チップ３０をパッケージのヒートシンク１６に実
装した状態で図１（ａ）中のＸ−Ｘ′線で切断した半導
体装置３１の断面図、図１（ｃ）は図１（ａ）に示した
半導体チップ３０をパッケージのヒートシンク１６に実
装した状態で図１（ａ）中のＹ−Ｙ′線で切断した半導
体装置３１の断面図である。
の参考例として示したものであり、図１（ａ）は半導体
チップ３０の平面図、図１（ｂ）は図１（ａ）に示した
半導体チップ３０をパッケージのヒートシンク１６に実
装した状態で図１（ａ）中のＸ−Ｘ′線で切断した半導
体装置３１の断面図、図１（ｃ）は図１（ａ）に示した
半導体チップ３０をパッケージのヒートシンク１６に実
装した状態で図１（ａ）中のＹ−Ｙ′線で切断した半導
体装置３１の断面図である。
【００１５】図１（ａ）に示すように、本実施例による
半導体装置に搭載する半導体チップ３０は、ＧａＡｓ基
板１上に既存の技術によりＦＥＴ素子のソース電極２、
２′、２″、ゲート電極３、ドレイン電極４が形成され
ている。ゲート電極３は、外部回路との接続のために設
けられたゲートパッド８に配線されている。また、ドレ
イン電極４は、外部回路との接続のために設けられたド
レインパッド９に配線されている。図１（ａ）において
参照番号５で示す斜線部分はソース電極２、２′、２″
を配線するための配線メタルであり、図１（ｂ）に示さ
れるようにソース電極２、２′、２″は既存のエアブリ
ッジ配線技術により厚さ５μｍ程度の配線メタル５でエ
アブリッジ配線されている。
半導体装置に搭載する半導体チップ３０は、ＧａＡｓ基
板１上に既存の技術によりＦＥＴ素子のソース電極２、
２′、２″、ゲート電極３、ドレイン電極４が形成され
ている。ゲート電極３は、外部回路との接続のために設
けられたゲートパッド８に配線されている。また、ドレ
イン電極４は、外部回路との接続のために設けられたド
レインパッド９に配線されている。図１（ａ）において
参照番号５で示す斜線部分はソース電極２、２′、２″
を配線するための配線メタルであり、図１（ｂ）に示さ
れるようにソース電極２、２′、２″は既存のエアブリ
ッジ配線技術により厚さ５μｍ程度の配線メタル５でエ
アブリッジ配線されている。
【００１６】以上のように構成された半導体チップ３０
は図１（ｂ）および（ｃ）に示されるように、パッケー
ジのヒートシンク１６のマウント面に配線メタル５を下
にしてＡｕＳｎ等のマウントロウ材７により熱的に圧着
または接着されている。また、ドレインパッド９および
ゲートパッド８は、それぞれパッケージの外部引き出し
リード１２および１１とＡｕＳｎ等のマウントロウ材
７′により熱的に圧着または接着されている。さらに、
半導体チップ３０とヒートシンク１６と外部引き出しリ
ード１１、１２はモールドエリア１３に充填されたエポ
キシ等のモールド樹脂１４により固定されている。
は図１（ｂ）および（ｃ）に示されるように、パッケー
ジのヒートシンク１６のマウント面に配線メタル５を下
にしてＡｕＳｎ等のマウントロウ材７により熱的に圧着
または接着されている。また、ドレインパッド９および
ゲートパッド８は、それぞれパッケージの外部引き出し
リード１２および１１とＡｕＳｎ等のマウントロウ材
７′により熱的に圧着または接着されている。さらに、
半導体チップ３０とヒートシンク１６と外部引き出しリ
ード１１、１２はモールドエリア１３に充填されたエポ
キシ等のモールド樹脂１４により固定されている。
【００１７】ここで、パッケージのヒートシンク１６と
半導体チップ３０とを熱的に圧着または接着する方法に
ついて説明する。まず、ヒートシンク１６のマウント面
１０にＳｎメッキをほどこし、配線メタル５をＡｕで構
成し、ヒートシンク１６を約３５０℃程度に加熱した状
態で、配線メタル５を下にして半導体チップ３０をマウ
ント面１０にマウントすると、マウント面１０のＳｎと
配線メタル５のＡｕがＡｕＳｎの共晶を作り接着するこ
とができる。半導体基板１にＧａＡｓなどを用いるとき
はマウントロウ材７としてＡｎＳｎが一般的であるが、
半導体基板１にＳｉ半導体を用いる場合はＡｕＳｉ、Ａ
ｕＧｅ等も用いられる。また、低温で接着したい場合に
は銀ペーストを使用することも可能である。
半導体チップ３０とを熱的に圧着または接着する方法に
ついて説明する。まず、ヒートシンク１６のマウント面
１０にＳｎメッキをほどこし、配線メタル５をＡｕで構
成し、ヒートシンク１６を約３５０℃程度に加熱した状
態で、配線メタル５を下にして半導体チップ３０をマウ
ント面１０にマウントすると、マウント面１０のＳｎと
配線メタル５のＡｕがＡｕＳｎの共晶を作り接着するこ
とができる。半導体基板１にＧａＡｓなどを用いるとき
はマウントロウ材７としてＡｎＳｎが一般的であるが、
半導体基板１にＳｉ半導体を用いる場合はＡｕＳｉ、Ａ
ｕＧｅ等も用いられる。また、低温で接着したい場合に
は銀ペーストを使用することも可能である。
【００１８】図２（ａ）は図１で説明した半導体装置３
１を製造するためのパッケージのリードフレーム１５の
平面図であり、図２（ｂ）は第１の実施例による半導体
装置３１のリード切断、リード成形後の断面図を示して
いる。
１を製造するためのパッケージのリードフレーム１５の
平面図であり、図２（ｂ）は第１の実施例による半導体
装置３１のリード切断、リード成形後の断面図を示して
いる。
【００１９】図２（ａ）において、リードフレーム１５
は厚さ０．５ｍｍ程度の銅又はコバー材等の金属板をプ
レス加工により打ち抜き成形し、銀メッキ等の表面処理
をほどこして作成する。このリードフレーム１５に図１
に示した半導体チップ３０を配線メタル５を下にしてヒ
ートシンク１６のマウント面１０に接着または圧着し、
ドレインパッド９およびゲートパッド８は外部引き出し
リード１２および１１と接着または圧着する。 そし
て、図２（ｂ）に示すように、モールド樹脂１４で半導
体チップ３０とリードフレーム１５を固定した後、外部
引き出しリード１２および１１のリード切断およびリー
ド成形の工程を経て本参考例による半導体装置３１が完
成する。
は厚さ０．５ｍｍ程度の銅又はコバー材等の金属板をプ
レス加工により打ち抜き成形し、銀メッキ等の表面処理
をほどこして作成する。このリードフレーム１５に図１
に示した半導体チップ３０を配線メタル５を下にしてヒ
ートシンク１６のマウント面１０に接着または圧着し、
ドレインパッド９およびゲートパッド８は外部引き出し
リード１２および１１と接着または圧着する。 そし
て、図２（ｂ）に示すように、モールド樹脂１４で半導
体チップ３０とリードフレーム１５を固定した後、外部
引き出しリード１２および１１のリード切断およびリー
ド成形の工程を経て本参考例による半導体装置３１が完
成する。
【００２０】ここで、この参考例による半導体チップ３
０を図６（ｂ）に示すように平坦性の精度の低い実装基
板６′のマウント面１０′にマウントした場合、半導体
チップ３０のＦＥＴ素子部に配置されたソース電極２、
２′、２″は配線メタル５によるエアブリッジ配線によ
り電気的にも結合されているので、マウント面１０′の
平坦性に関係なく電気的にオープンとなることはない。
０を図６（ｂ）に示すように平坦性の精度の低い実装基
板６′のマウント面１０′にマウントした場合、半導体
チップ３０のＦＥＴ素子部に配置されたソース電極２、
２′、２″は配線メタル５によるエアブリッジ配線によ
り電気的にも結合されているので、マウント面１０′の
平坦性に関係なく電気的にオープンとなることはない。
【００２１】また、ソース電極２、２′、２″を結合し
ている配線メタル５は放熱パスとしても働くので凹凸の
激しいマウント面１０′上に半導体チップ３０をマウン
トした場合に極端に放熱の悪いソース電極の発生を防止
できる。
ている配線メタル５は放熱パスとしても働くので凹凸の
激しいマウント面１０′上に半導体チップ３０をマウン
トした場合に極端に放熱の悪いソース電極の発生を防止
できる。
【００２２】図３は本発明による半導体装置の第１の実
施例を示しており、図３（ａ）は半導体チップ３０の平
面図、図３（ｂ）は図３（ａ）に示した半導体チップ３
０をパッケージのヒートシンク１６のマウント面１０に
実装した状態で図３（ａ）中のＸ−Ｘ′線で切断した半
導体装置３１の断面図である。
施例を示しており、図３（ａ）は半導体チップ３０の平
面図、図３（ｂ）は図３（ａ）に示した半導体チップ３
０をパッケージのヒートシンク１６のマウント面１０に
実装した状態で図３（ａ）中のＸ−Ｘ′線で切断した半
導体装置３１の断面図である。
【００２３】図３において図１と同一の参照符号は同一
の構成要素を表しており、図３（ａ）に示すとおり、第
１の実施例による半導体装置の半導体チップ３０の平面
的な構成は図１（ａ）に示す参考例と同じである。従っ
て、図３（ａ）の説明は省略して、図３（ｂ）において
図１（ｂ）と異なる構成要素を中心に説明する。
の構成要素を表しており、図３（ａ）に示すとおり、第
１の実施例による半導体装置の半導体チップ３０の平面
的な構成は図１（ａ）に示す参考例と同じである。従っ
て、図３（ａ）の説明は省略して、図３（ｂ）において
図１（ｂ）と異なる構成要素を中心に説明する。
【００２４】第１の実施例においては、図３（ｂ）に示
されるように、ソース電極２、２′、２″を結合する配
線メタル３６の配線が参考例のようにエアブリッジ配線
によるのではなく、ゲート電極３およびドレイン電極４
の素子形成部が誘電体層１７で覆われていることに特徴
がある。
されるように、ソース電極２、２′、２″を結合する配
線メタル３６の配線が参考例のようにエアブリッジ配線
によるのではなく、ゲート電極３およびドレイン電極４
の素子形成部が誘電体層１７で覆われていることに特徴
がある。
【００２５】次に、第１の実施例における半導体チップ
３０の製造方法について説明する。ＧａＡｓ基板１上に
既存技術によりＦＥＴ素子のソース電極２、２′、
２″、ゲート電極３、ドレイン電極４を形成した後、半
導体チップ３０の表面にＣＶＤ法等によりＳｉＮ等の誘
電体膜１７を形成する。次に、ソース電極２、２′、
２″およびゲートパッド８とドレインパッド９の部分の
誘電体膜１７をドライエッチ技術で窓開けし、その後メ
ッキパス用メタルを全面スパッタした後、ソース電極
２、２′、２″の配線に必要な部分のみに配線メタル３
６がメッキされるようにレジストをパターニングし、メ
ッキ技術により配線メタル３６を形成する。その後配線
メタル３６をマスクとしてドライエッチング技術により
メッキパス用メタルをエッチングすることにより半導体
チップ３０が製造できる。
３０の製造方法について説明する。ＧａＡｓ基板１上に
既存技術によりＦＥＴ素子のソース電極２、２′、
２″、ゲート電極３、ドレイン電極４を形成した後、半
導体チップ３０の表面にＣＶＤ法等によりＳｉＮ等の誘
電体膜１７を形成する。次に、ソース電極２、２′、
２″およびゲートパッド８とドレインパッド９の部分の
誘電体膜１７をドライエッチ技術で窓開けし、その後メ
ッキパス用メタルを全面スパッタした後、ソース電極
２、２′、２″の配線に必要な部分のみに配線メタル３
６がメッキされるようにレジストをパターニングし、メ
ッキ技術により配線メタル３６を形成する。その後配線
メタル３６をマスクとしてドライエッチング技術により
メッキパス用メタルをエッチングすることにより半導体
チップ３０が製造できる。
【００２６】以上のように構成された半導体チップ３０
は図３（ｂ）に示されるように、パッケージのヒートシ
ンク１６のマウント面１０に配線メタル３６を下にして
ＡｕＳｎ等のマウントロウ材７により接着または圧着さ
れる。
は図３（ｂ）に示されるように、パッケージのヒートシ
ンク１６のマウント面１０に配線メタル３６を下にして
ＡｕＳｎ等のマウントロウ材７により接着または圧着さ
れる。
【００２７】第１の実施例による半導体装置３１では、
ソース電極２、２′、２″を結合する配線メタル３６が
エアブリッジ配線によるのではなく、ゲート電極３およ
びドレイン電極４の素子形成部を覆う誘電体層１７の上
に配線メタル３６を形成したので、半導体チップ３０の
実装時にかかる外力によりエアブリッジ部が変形してし
まうことを防止できる。また、ＦＥＴ素子の発熱部の一
部がエアである参考例に比較してＦＥＴ素子の発熱部に
誘電体層１７が存在するのでさらに放熱効果が改善され
るという効果がある。
ソース電極２、２′、２″を結合する配線メタル３６が
エアブリッジ配線によるのではなく、ゲート電極３およ
びドレイン電極４の素子形成部を覆う誘電体層１７の上
に配線メタル３６を形成したので、半導体チップ３０の
実装時にかかる外力によりエアブリッジ部が変形してし
まうことを防止できる。また、ＦＥＴ素子の発熱部の一
部がエアである参考例に比較してＦＥＴ素子の発熱部に
誘電体層１７が存在するのでさらに放熱効果が改善され
るという効果がある。
【００２８】図４は本発明による半導体装置の第２の実
施例を示しており、（ａ）は半導体装置に搭載する半導
体チップ３０の配線を行う前の平面図、（ｂ）は半導体
チップ３０の配線後の平面図である。
施例を示しており、（ａ）は半導体装置に搭載する半導
体チップ３０の配線を行う前の平面図、（ｂ）は半導体
チップ３０の配線後の平面図である。
【００２９】本実施例では図４（ａ）に示すように、第
１の実施例と同じ構成のソース電極２、２′、２″、ゲ
ート電極３およびドレイン電極４が形成されたＦＥＴ素
子部２８と、整合回路部２１、２２および接地パターン
部２３とをＧａＡｓ基板１上に形成している。また、Ｆ
ＥＴ素子部２８以外のコンタクト用窓として、ゲートパ
ッド８にゲートパッド部窓２４、ドレインパッド９にド
レインパッド部窓２５、整合回路部２１、２２に整合回
路部窓２７、接地パターン部２３に接地パターン部窓２
６を設け、パッケージとコンタクトを取れるようにして
いる。さらに、図４（ｂ）に示すように配線メタル３６
（図中斜線で示した部分）によりソース電極２、２′、
２″、整合回路部窓２７、接地パターン部窓２６は、電
気的に導通が取れるように配線されている。このように
構成された半導体チップ３０は配線メタル３６の配線面
を下にしてマウントロウ材によりパッケージのヒートシ
ンクのマウント面に接着または圧着される。
１の実施例と同じ構成のソース電極２、２′、２″、ゲ
ート電極３およびドレイン電極４が形成されたＦＥＴ素
子部２８と、整合回路部２１、２２および接地パターン
部２３とをＧａＡｓ基板１上に形成している。また、Ｆ
ＥＴ素子部２８以外のコンタクト用窓として、ゲートパ
ッド８にゲートパッド部窓２４、ドレインパッド９にド
レインパッド部窓２５、整合回路部２１、２２に整合回
路部窓２７、接地パターン部２３に接地パターン部窓２
６を設け、パッケージとコンタクトを取れるようにして
いる。さらに、図４（ｂ）に示すように配線メタル３６
（図中斜線で示した部分）によりソース電極２、２′、
２″、整合回路部窓２７、接地パターン部窓２６は、電
気的に導通が取れるように配線されている。このように
構成された半導体チップ３０は配線メタル３６の配線面
を下にしてマウントロウ材によりパッケージのヒートシ
ンクのマウント面に接着または圧着される。
【００３０】第２の実施例による半導体装置はこのよう
に構成されているので、パッケージにマウントしたと
き、入力線路２９および出力線路３０は接地パターン２
３との間にコプレナー型伝送線路が構成されるようにな
っている。
に構成されているので、パッケージにマウントしたと
き、入力線路２９および出力線路３０は接地パターン２
３との間にコプレナー型伝送線路が構成されるようにな
っている。
【００３１】コプレナー型回路の接地部をボンディング
ワイヤでヒートシンクにボンディングする方法ではワイ
ヤのインダクタンス成分により高い周波数領域において
接地の状態が悪くなるのに比べ、第２の実施例による半
導体装置ではコプレナー型伝送線路を用いた回路の接地
部パターン部２３を配線メタル３６により配線し配線面
がパッケージのヒートシンクのマウント面に接合されて
いるので、インダクタンス成分を激減させることができ
接地の状態が良好になり、回路の動作の安定化が図れ
る。
ワイヤでヒートシンクにボンディングする方法ではワイ
ヤのインダクタンス成分により高い周波数領域において
接地の状態が悪くなるのに比べ、第２の実施例による半
導体装置ではコプレナー型伝送線路を用いた回路の接地
部パターン部２３を配線メタル３６により配線し配線面
がパッケージのヒートシンクのマウント面に接合されて
いるので、インダクタンス成分を激減させることができ
接地の状態が良好になり、回路の動作の安定化が図れ
る。
【００３２】なお、上記実施例においては半導体基板と
してＧａＡｓ基板を用いているが、Ｓｉ基板等他の半導
体基板を用いても本発明による半導体装置の構成は実施
可能である。
してＧａＡｓ基板を用いているが、Ｓｉ基板等他の半導
体基板を用いても本発明による半導体装置の構成は実施
可能である。
【００３３】また、上記実施例において、ＦＥＴ素子部
のソース電極を共通の配線メタルにより結合させている
が、ソース電極ではなくドレイン電極、またはソース電
極とドレイン電極の両方を共通の配線メタルにより結合
させてもよい。
のソース電極を共通の配線メタルにより結合させている
が、ソース電極ではなくドレイン電極、またはソース電
極とドレイン電極の両方を共通の配線メタルにより結合
させてもよい。
【００３４】
【発明の効果】以上説明したように、本発明によるフリ
ップチップ型半導体装置は、電界効果トランジスタ素子
部のゲート電極、または、ゲート電極とドレイン電極ま
たはソース電極のいずれか一方の電極上に誘電体層が形
成され、さらに該誘電体層と誘電体層に覆われていない
電極とにマウント用導体層が形成されて誘電体層に覆わ
れていない電極を電気的に接合させた半導体チップを搭
載し、該半導体チップの該マウント用導体層が実装しよ
うとする媒体のマウント面にマウント材により接着ある
いは熱的に圧着されているので、マウント面への電気的
接触を確保できると共に、誘電体層の形成により半導体
チップの実装時にかかる外力による変形を防止し、放熱
効果をさらに改善することができ、生産上の歩留の改
善、信頼性の向上、パッケージの低コスト化を実現する
ことが可能となる。
ップチップ型半導体装置は、電界効果トランジスタ素子
部のゲート電極、または、ゲート電極とドレイン電極ま
たはソース電極のいずれか一方の電極上に誘電体層が形
成され、さらに該誘電体層と誘電体層に覆われていない
電極とにマウント用導体層が形成されて誘電体層に覆わ
れていない電極を電気的に接合させた半導体チップを搭
載し、該半導体チップの該マウント用導体層が実装しよ
うとする媒体のマウント面にマウント材により接着ある
いは熱的に圧着されているので、マウント面への電気的
接触を確保できると共に、誘電体層の形成により半導体
チップの実装時にかかる外力による変形を防止し、放熱
効果をさらに改善することができ、生産上の歩留の改
善、信頼性の向上、パッケージの低コスト化を実現する
ことが可能となる。
【図１】本発明に関連した半導体装置の参考例を示す図
であり、（ａ）は半導体チップの平面図、（ｂ）は
（ａ）に示した半導体チップをパッケージのヒートシン
クに実装した状態で（ａ）中のＸ−Ｘ′線で切断した半
導体装置の断面図、（ｃ）は（ａ）に示した半導体チッ
プをパッケージのヒートシンクに実装した状態で（ａ）
中のＹ−Ｙ′線で切断した半導体装置の断面図である。
であり、（ａ）は半導体チップの平面図、（ｂ）は
（ａ）に示した半導体チップをパッケージのヒートシン
クに実装した状態で（ａ）中のＸ−Ｘ′線で切断した半
導体装置の断面図、（ｃ）は（ａ）に示した半導体チッ
プをパッケージのヒートシンクに実装した状態で（ａ）
中のＹ−Ｙ′線で切断した半導体装置の断面図である。
【図２】（ａ）は図１で示す半導体装置を製造するため
のパッケージのリードフレームの平面図、（ｂ）は参考
例による半導体装置のリード切断、リード成形後の断面
図である。
のパッケージのリードフレームの平面図、（ｂ）は参考
例による半導体装置のリード切断、リード成形後の断面
図である。
【図３】本発明による半導体装置の第１の実施例を示す
図であり、（ａ）は半導体チップの平面図、（ｂ）は
（ａ）に示した半導体チップをパッケージのヒートシン
クのマウント面に実装した状態で（ａ）中のＸ−Ｘ′線
で切断した半導体装置の断面図である。
図であり、（ａ）は半導体チップの平面図、（ｂ）は
（ａ）に示した半導体チップをパッケージのヒートシン
クのマウント面に実装した状態で（ａ）中のＸ−Ｘ′線
で切断した半導体装置の断面図である。
【図４】本発明による半導体装置の第２の実施例を示し
ており、（ａ）は半導体装置に搭載する半導体チップの
配線を行う前の平面図、（ｂ）は半導体チップの配線後
の平面図である。
ており、（ａ）は半導体装置に搭載する半導体チップの
配線を行う前の平面図、（ｂ）は半導体チップの配線後
の平面図である。
【図５】従来のフリップチップ型構造を有する半導体装
置の断面図である。
置の断面図である。
【図６】（ａ）は従来の半導体チップを平坦性の精度の
低いマウント面に実装した状態を表した断面図、（ｂ）
は図１で示す半導体チップを平坦性の精度の低いマウン
ト面に実装した状態を表した断面図である。
低いマウント面に実装した状態を表した断面図、（ｂ）
は図１で示す半導体チップを平坦性の精度の低いマウン
ト面に実装した状態を表した断面図である。
１ 基板 ２、２′、２″ ソース電極 ３ ゲート電極 ４ ドレイン電極 ５、３６ 配線メタル ６ 実装基板 ７ マウントロウ材 ８ ゲートパッド ９ ドレインパッド １０ マウント面 １１、１２ 外部引き出しリード １６ ヒートシンク １７ 誘電体層 １８ ソースパッド １９ 接合材 ２１、２２ 整合回路部 ２３ 接地パターン部 ２４ ゲートパッド部窓 ２５ ドレインパッド部窓 ２６ 接地パターン部窓 ２７ 整合回路部窓 ２８ ＦＥＴ素子部 ２９ 入力線路 ３９ 出力線路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−219937（ＪＰ，Ａ) 特開 昭55−151370（ＪＰ，Ａ) 特開 昭64−50470（ＪＰ，Ａ) 特開 平６−310545（ＪＰ，Ａ) 特表 平７−505016（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/338 H01L 29/78 H01L 29/812
Claims (3)
- 【請求項１】 半導体基板上にソース電極とゲート電極
とドレイン電極とを複数配置して電界効果トランジスタ
素子部を形成し、該電界効果トランジスタ素子部のゲー
ト電極およびドレイン電極上に誘電体層が形成され、さ
らに該誘電体層と前記ソース電極とにマウント用導体層
が形成されて該マウント用導体層が前記ソース電極を電
気的に接合させた半導体チップを搭載し、該半導体チッ
プの該マウント用導体層が該半導体チップを実装する媒
体のマウント面にマウント材により接着あるいは熱的に
圧着されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にソース電極とゲート電極
とドレイン電極とを複数配置して電界効果トランジスタ
素子部を形成し、該電界効果トランジスタ素子部のゲー
ト電極上に誘電体層が形成され、さらに該誘電体層と前
記ソース電極およびドレイン電極とにマウント用導体層
が形成されて該マウント用導体層が前記ソース電極とド
レイン電極とを電気的に接合させた半導体チップを搭載
し、該半導体チップの該マウント用導体層が該半導体チ
ップを実装する媒体のマウント面にマウント材により接
着あるいは熱的に圧着されていることを特徴とする半導
体装置。 - 【請求項３】 半導体基板上にソース電極とゲート電極
とドレイン電極とを複数配置して電界効果トランジスタ
素子部を形成し、該電界効果トランジスタ素子部のゲー
ト電極およびソース電極土に誘電体層が形成され、さら
に該誘電体層と前記ドレイン電極とにマウント用導体層
が形成されて該マウント用導体層が前記ドレイン電極を
電気的に接合させた半導体チップを搭載し、該半導体チ
ップの該マウント用導体層が該半導体チップを実装する
媒体のマウント面にマウント材により接着あるいは熱的
に圧着されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7150466A JP2773685B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7150466A JP2773685B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098060A JPH098060A (ja) | 1997-01-10 |
| JP2773685B2 true JP2773685B2 (ja) | 1998-07-09 |
Family
ID=15497539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7150466A Expired - Fee Related JP2773685B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773685B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853072B2 (en) * | 2002-04-17 | 2005-02-08 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device and manufacturing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55151370A (en) * | 1979-05-16 | 1980-11-25 | Nec Corp | Field effect transistor and fabricating method of the same |
| JPS6450470A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Field-effect transistor |
| FR2659494B1 (fr) * | 1990-03-09 | 1996-12-06 | Thomson Composants Microondes | Composant semiconducteur de puissance, dont la puce est montee a l'envers. |
| JPH06310545A (ja) * | 1993-04-23 | 1994-11-04 | Murata Mfg Co Ltd | 半導体装置 |
-
1995
- 1995-06-16 JP JP7150466A patent/JP2773685B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH098060A (ja) | 1997-01-10 |
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