JP2764808B2 - ｃｃｄデータをデジタル化する方法及び装置 - Google Patents
ｃｃｄデータをデジタル化する方法及び装置Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本願発明はアナログデジタル
データをデジタル化する方法および装置に関する。より
詳しくは、本願発明は、電荷結合素子（ｃｃｄ）、「電
荷注入素子」としても知られているＭＯＳ画像素子等に
よって発生されたデジタルデータをデジタル化する方法
及び装置に関する。
データをデジタル化する方法および装置に関する。より
詳しくは、本願発明は、電荷結合素子（ｃｃｄ）、「電
荷注入素子」としても知られているＭＯＳ画像素子等に
よって発生されたデジタルデータをデジタル化する方法
及び装置に関する。
【０００２】
【従来の技術】電荷結合素子は通常光の入射に応答して
電荷を発生しかつ保持する多数の光感知セルを備える。
所定時間内に各セルに蓄積された電荷はｃｃｄの１また
は２以上の出力に移送されてクロック信号と同期してそ
の制御下で電圧に変換される。
電荷を発生しかつ保持する多数の光感知セルを備える。
所定時間内に各セルに蓄積された電荷はｃｃｄの１また
は２以上の出力に移送されてクロック信号と同期してそ
の制御下で電圧に変換される。
【０００３】このようにしてｃｃｄの出力で得られたア
ナログデータは条件付け回路を経由してＡ／Ｄ変換器
（ＡＤＣ）に与えられるが、その条件付け回路では、オ
フセットおよびゲイン係数がそのＡＤＣの入力特性に適
合したものである。
ナログデータは条件付け回路を経由してＡ／Ｄ変換器
（ＡＤＣ）に与えられるが、その条件付け回路では、オ
フセットおよびゲイン係数がそのＡＤＣの入力特性に適
合したものである。
【０００４】その種の従来のｃｃｄシステムのブロック
図を図３Ａに示す。ｃｃｄアレー１０はＣＣＤデータＶ
ccdを条件付け回路１２（ＣＯＮＤ）に供給し、その出
力はＡＤＣ１４のデータ入力に結合される。この例で
は、ｃｃｄアレーはクロック信号ＰＨＩ、反転クロック
信号ＰＨＩｎおよびリセット信号ＲＳによって制御され
る。
図を図３Ａに示す。ｃｃｄアレー１０はＣＣＤデータＶ
ccdを条件付け回路１２（ＣＯＮＤ）に供給し、その出
力はＡＤＣ１４のデータ入力に結合される。この例で
は、ｃｃｄアレーはクロック信号ＰＨＩ、反転クロック
信号ＰＨＩｎおよびリセット信号ＲＳによって制御され
る。
【０００５】信号Ｖccd、ＰＨＩおよびＲＳの波形を図
３Ｂに示す。信号ＰＨＩおよびＰＨＩｎは転送クロック
パルスとして機能し、それによってｃｃｄセルに蓄積さ
れた電荷が、アナログシフトレジスタを経由して電荷／
電圧変換器として作動するｃｃｄアレーの出力ポートに
シフトされる。信号ＲＳはその電荷／電圧変換器にリセ
ットパルスを与える。その変換器が信号ＲＳの「低」期
間にリセットされるときは、出力ポートは光にさらされ
なかったｃｃｄセルに相当する電圧Ｖosを仮定する。信
号ＰＨＩおよびＰＨＩｎの次の移行の時には次の電荷量
が出力ポートに移送されて、対応するｃｃｄセルが受け
取った光の量を表す電圧Ｖoutに変換される。その電圧
ＶoutはＡＤＣ１４によってデジタルデータに変換され
なければならない。その結果、そのＡＤＣは適当な変換
器クロック信号ＣＯＮＶによって、信号Ｖccdの電圧
が、その信号が有効な期間内の時間ｔ0でサンプルリン
グおよび変換されるように、つまり、値Ｖoutを持つよ
うに、制御されなければならない。
３Ｂに示す。信号ＰＨＩおよびＰＨＩｎは転送クロック
パルスとして機能し、それによってｃｃｄセルに蓄積さ
れた電荷が、アナログシフトレジスタを経由して電荷／
電圧変換器として作動するｃｃｄアレーの出力ポートに
シフトされる。信号ＲＳはその電荷／電圧変換器にリセ
ットパルスを与える。その変換器が信号ＲＳの「低」期
間にリセットされるときは、出力ポートは光にさらされ
なかったｃｃｄセルに相当する電圧Ｖosを仮定する。信
号ＰＨＩおよびＰＨＩｎの次の移行の時には次の電荷量
が出力ポートに移送されて、対応するｃｃｄセルが受け
取った光の量を表す電圧Ｖoutに変換される。その電圧
ＶoutはＡＤＣ１４によってデジタルデータに変換され
なければならない。その結果、そのＡＤＣは適当な変換
器クロック信号ＣＯＮＶによって、信号Ｖccdの電圧
が、その信号が有効な期間内の時間ｔ0でサンプルリン
グおよび変換されるように、つまり、値Ｖoutを持つよ
うに、制御されなければならない。
【０００６】図３Ｂに示すように、変換器クロック信号
ＣＯＮＶはパルス信号であり、それは所定の遅延時間Ｔ
によってクロック信号ＰＨＩを遅延することによって得
られる。電圧値は信号ＣＯＮＶのＨ／Ｌ移行時にデジタ
ル化される。
ＣＯＮＶはパルス信号であり、それは所定の遅延時間Ｔ
によってクロック信号ＰＨＩを遅延することによって得
られる。電圧値は信号ＣＯＮＶのＨ／Ｌ移行時にデジタ
ル化される。
【０００７】適当な遅延を持つ変換器クロック信号ＣＯ
ＮＶはさまざまな方法で得ることができ、その内の２つ
を図４および５に示す。
ＮＶはさまざまな方法で得ることができ、その内の２つ
を図４および５に示す。
【０００８】図４では、信号ＣＯＮＶは遅延回路１６に
よってくロック信号ＰＨＩから導き出される。その遅延
回路１６は例えば所定数のバッファの連続的な接続によ
って形成することができ、バッファの各々は所定の遅延
時間を持ち、それにより、全体の遅延時間はバッファの
数によって決定される。しかし、この方法には欠点があ
る。つまり、市販されているバッファの遅延時間は所定
の公差内のみでわかっており、連続的に接続された個々
のバッファの公差は蓄積されるので、合計公差が非常に
大きくなる。
よってくロック信号ＰＨＩから導き出される。その遅延
回路１６は例えば所定数のバッファの連続的な接続によ
って形成することができ、バッファの各々は所定の遅延
時間を持ち、それにより、全体の遅延時間はバッファの
数によって決定される。しかし、この方法には欠点があ
る。つまり、市販されているバッファの遅延時間は所定
の公差内のみでわかっており、連続的に接続された個々
のバッファの公差は蓄積されるので、合計公差が非常に
大きくなる。
【０００９】別な例として、適切に特定された遅延時間
を持つ論理信号を遅延するように特別に設計された遅延
回路を用いることができる。しかし、そのような遅延回
路は比較的高価であり、また、所定の応用に必要な特定
の遅延時間を市販品からは入手することができない。そ
のような場合には、ユーザ仕様素子を開発しなければな
らず、それは費用をかなり高めることになる。
を持つ論理信号を遅延するように特別に設計された遅延
回路を用いることができる。しかし、そのような遅延回
路は比較的高価であり、また、所定の応用に必要な特定
の遅延時間を市販品からは入手することができない。そ
のような場合には、ユーザ仕様素子を開発しなければな
らず、それは費用をかなり高めることになる。
【００１０】他の公知の機器を図５Ａおよび図５Ｂに示
す。そこでは、すべての信号ＰＨＩ、ＰＨＩｎ、ＲＳお
よびＣＯＮＶは回路１８によって共通の基本的なクロッ
ク信号ＣＬＫから導き出される。その回路１８は多数の
デジタルカウンタから作られており、また、状態装置と
して考えることができる。この場合は回路１８によって
出力されたすべての信号のＨ／Ｌ持続時間は基本クロッ
ク信号ＣＬＫの周期の整数の倍数だけである。従って、
十分な時間分割を達成するためには基本クロック信号は
比較的高周波を持たなければならず、それは発生するの
が困難で望ましくない場合がある。その理由は、高周波
は電磁ノイズの発生および電磁整合性（ＥＭＣ）の問題
につながるからである。
す。そこでは、すべての信号ＰＨＩ、ＰＨＩｎ、ＲＳお
よびＣＯＮＶは回路１８によって共通の基本的なクロッ
ク信号ＣＬＫから導き出される。その回路１８は多数の
デジタルカウンタから作られており、また、状態装置と
して考えることができる。この場合は回路１８によって
出力されたすべての信号のＨ／Ｌ持続時間は基本クロッ
ク信号ＣＬＫの周期の整数の倍数だけである。従って、
十分な時間分割を達成するためには基本クロック信号は
比較的高周波を持たなければならず、それは発生するの
が困難で望ましくない場合がある。その理由は、高周波
は電磁ノイズの発生および電磁整合性（ＥＭＣ）の問題
につながるからである。
【００１１】加えて、これらの公知技術は、ＡＤＣ１４
のデジタル出力信号がクロック信号ＰＨＩに対して遅延
し、これにより、そのデジタル出力を装置のクロックと
同期するための追加の工程を必要とするという欠点を持
つ。
のデジタル出力信号がクロック信号ＰＨＩに対して遅延
し、これにより、そのデジタル出力を装置のクロックと
同期するための追加の工程を必要とするという欠点を持
つ。
【００１２】この特定の問題はドイツ公開第３６２４２
５２号に開示されている請求項１の前文に係る装置によ
って解消される。その装置は図６に示すように、クロッ
ク信号が直接にＡＤＣの制御入力に与えられて変換器ク
ロック信号ＣＯＮＶとして作用する。ｃｃｄアレーの機
能とＡＤＣの機能との間の正確な時間関係は、ｃｃｄア
レーのクロック入力に供給されるクロック信号を適当に
遅延することによって確立される。その結果、ＡＤＣの
出力は元のクロック信号と同期したままである。しか
し、論理クロック信号を十分に正確にかつ確実に遅延す
ることができる遅延素子の準備に関する上述の問題がそ
の従来技術には依然と残っている。
５２号に開示されている請求項１の前文に係る装置によ
って解消される。その装置は図６に示すように、クロッ
ク信号が直接にＡＤＣの制御入力に与えられて変換器ク
ロック信号ＣＯＮＶとして作用する。ｃｃｄアレーの機
能とＡＤＣの機能との間の正確な時間関係は、ｃｃｄア
レーのクロック入力に供給されるクロック信号を適当に
遅延することによって確立される。その結果、ＡＤＣの
出力は元のクロック信号と同期したままである。しか
し、論理クロック信号を十分に正確にかつ確実に遅延す
ることができる遅延素子の準備に関する上述の問題がそ
の従来技術には依然と残っている。
【００１３】
【発明が解決しようとする課題】本願発明の目的はアナ
ログデータをデジタル化する方法及び装置を提供する点
にあり、そこでは、ＡＤＣの作動とアナログデータ発生
手段（ｃｃｄ）の作動との間の所望の時間関係が、高い
精度および単純でロバスト性を有しかつ低コストのハー
ドウエアによって確立することができる。
ログデータをデジタル化する方法及び装置を提供する点
にあり、そこでは、ＡＤＣの作動とアナログデータ発生
手段（ｃｃｄ）の作動との間の所望の時間関係が、高い
精度および単純でロバスト性を有しかつ低コストのハー
ドウエアによって確立することができる。
【００１４】
【課題を解決するための手段】その目的は請求項１およ
び２に示す特徴によって達成される。
び２に示す特徴によって達成される。
【００１５】つまり、本願発明によると、クロック信号
を遅延する代わりに、データ発生手段のアナログ出力信
号をアナログ遅延回路で遅延する。
を遅延する代わりに、データ発生手段のアナログ出力信
号をアナログ遅延回路で遅延する。
【００１６】この目的に適したアナログ遅延回路はかな
り廉価の構成素子から作ることができ、また、高い精度
および低い公差を持つ遅延時間を設定することができ、
これにより、ｃｃｄシステムの効率の良い大量生産が可
能となる。その理由は、アナログ遅延回路は、インダク
タンス素子、キャパシタンス素子等のような構成要素の
パラメータにおける公差に対しかなり敏感ではないから
である。有効データＶoutを表す出力信号Ｖccdの一部
が、ＡＤＣが電圧値をサンプリングできる十分な長さの
時間間隔にわたって影響を受けないままである間に、ア
ナログ遅延回路がアナログ信号の波形をいくぶん歪める
ことは許容できることである。従って、アナログ遅延回
路の構造は、パルス形成出力段階に通常組み込まれる論
理信号用の専用の遅延回路のよりも単純化することがで
きる。
り廉価の構成素子から作ることができ、また、高い精度
および低い公差を持つ遅延時間を設定することができ、
これにより、ｃｃｄシステムの効率の良い大量生産が可
能となる。その理由は、アナログ遅延回路は、インダク
タンス素子、キャパシタンス素子等のような構成要素の
パラメータにおける公差に対しかなり敏感ではないから
である。有効データＶoutを表す出力信号Ｖccdの一部
が、ＡＤＣが電圧値をサンプリングできる十分な長さの
時間間隔にわたって影響を受けないままである間に、ア
ナログ遅延回路がアナログ信号の波形をいくぶん歪める
ことは許容できることである。従って、アナログ遅延回
路の構造は、パルス形成出力段階に通常組み込まれる論
理信号用の専用の遅延回路のよりも単純化することがで
きる。
【００１７】遅延回路のパラメータを適切に調節するこ
とによって、高周波基本クロック信号を必要とすること
なく、遅延時間を（工程を持つことなく）所望の通りに
設定することができる。従って、装置内で発生する最も
高いクロック周波数はｃｃｄアレーに与えられるクロッ
ク信号ＰＨＩの周波数となる。その結果、高周波はＥＭ
Ｃ問題を引き起こすことなく高速画像センサを得るため
にクロック信号ＰＨＩ用として選択することができる。
とによって、高周波基本クロック信号を必要とすること
なく、遅延時間を（工程を持つことなく）所望の通りに
設定することができる。従って、装置内で発生する最も
高いクロック周波数はｃｃｄアレーに与えられるクロッ
ク信号ＰＨＩの周波数となる。その結果、高周波はＥＭ
Ｃ問題を引き起こすことなく高速画像センサを得るため
にクロック信号ＰＨＩ用として選択することができる。
【００１８】加えて、クロック信号ＰＨＩは（または反
転クロック信号ＰＨＩｎまたは信号ＲＳでさえ）ＡＤＣ
を制御するために直接に用いることができ、それによ
り、システム全体としての高いロバスト性を達成するこ
とができるが、それは、ＡＤＣから得られるデジタル出
力信号はシステムクロックと本質的に同期するからであ
る。
転クロック信号ＰＨＩｎまたは信号ＲＳでさえ）ＡＤＣ
を制御するために直接に用いることができ、それによ
り、システム全体としての高いロバスト性を達成するこ
とができるが、それは、ＡＤＣから得られるデジタル出
力信号はシステムクロックと本質的に同期するからであ
る。
【００１９】本願発明の有用性の詳細は従属請求項に示
す。
す。
【００２０】アナログ遅延回路はＬＣフィルタのような
ローパスフィルタまたはオールパスフィルタによって簡
単に形成することができる。そのようなフィルタのよう
な遅延時間はその順序（つまり、含まれた複素インピー
ダンス素子の数）およびそのカットオフ周波数（ローパ
スフィルタの場合において）に依存するので、遅延時間
はそれぞれその順序およびカットオフ周波数を適当に選
択することによって簡単に調節することができる。アナ
ログ信号の重大な歪みを避けるために、そのフィルタは
通過するすべての周波数成分に対し同一の遅延時間を与
えなければならない。
ローパスフィルタまたはオールパスフィルタによって簡
単に形成することができる。そのようなフィルタのよう
な遅延時間はその順序（つまり、含まれた複素インピー
ダンス素子の数）およびそのカットオフ周波数（ローパ
スフィルタの場合において）に依存するので、遅延時間
はそれぞれその順序およびカットオフ周波数を適当に選
択することによって簡単に調節することができる。アナ
ログ信号の重大な歪みを避けるために、そのフィルタは
通過するすべての周波数成分に対し同一の遅延時間を与
えなければならない。
【００２１】ローパスフィルタは不要な高周波ノイズを
フィルタで取り除くという追加の利点を持つ。カットオ
フ周波数は、ｃｃｄアレーの出力信号の波形が非常に歪
むことがないことを保証するために、クロック信号ＰＨ
Ｉの周波数より非常に高くなければならない。ベッセル
(Bessel)フィルタ、例えば、第５次数ベッセルフィルタ
が特に有効であることがわかった。
フィルタで取り除くという追加の利点を持つ。カットオ
フ周波数は、ｃｃｄアレーの出力信号の波形が非常に歪
むことがないことを保証するために、クロック信号ＰＨ
Ｉの周波数より非常に高くなければならない。ベッセル
(Bessel)フィルタ、例えば、第５次数ベッセルフィルタ
が特に有効であることがわかった。
【００２２】本願発明の望ましい実施例を添付図面を参
照しながら説明する。
照しながら説明する。
【００２３】
【発明の実施の形態】以下の説明において、図３乃至６
に関連して従来技術の説明においてすでに言及した図１
の構成要素は同一の参照番号を用いて示す。
に関連して従来技術の説明においてすでに言及した図１
の構成要素は同一の参照番号を用いて示す。
【００２４】図１Ａに示すように、ｃｃｄアレー１０お
よびＡＤＣ１４のクロック入力はそれぞれ直接接続され
ており、その結果、変換器クロック信号ＣＯＮＶは、ｃ
ｃｄアレーに与えられる一方のクロック信号（ＰＨＩ
ｎ）と同一である。
よびＡＤＣ１４のクロック入力はそれぞれ直接接続され
ており、その結果、変換器クロック信号ＣＯＮＶは、ｃ
ｃｄアレーに与えられる一方のクロック信号（ＰＨＩ
ｎ）と同一である。
【００２５】ローパスフィルタ２０（ＬＰＦ）が条件付
け回路１２の出力とＡＤＣ１４との間に挿入されてい
る。ＬＰＦ２０は条件付け回路１２の出力信号を既定の
遅延時間Ｔ´まで遅延するアナログ遅延回路として機能
する。
け回路１２の出力とＡＤＣ１４との間に挿入されてい
る。ＬＰＦ２０は条件付け回路１２の出力信号を既定の
遅延時間Ｔ´まで遅延するアナログ遅延回路として機能
する。
【００２６】この実施例においては、ＬＰＦ２０は図２
に示す構成を持つ第５次数ベッセルフィルタである。レ
ジスタ２２および２つのインダクタンス素子２４、２６
が条件付け回路１２の出力とＡＤＣ１４のデータ入力と
の間に直列に接続されている。キャパシタ２８、３０お
よび３２が、それぞれ、接地と、レジスタ２２およびイ
ンダクタンス素子２４の接合点、インダクタンス素子２
４および２６の接合点ならびにインダクタンス素子２６
およびＡＤＣ１４の接合点との間に接続されている。他
のレジスタ３４がキャパシタ３２と並列に接続されてい
る。
に示す構成を持つ第５次数ベッセルフィルタである。レ
ジスタ２２および２つのインダクタンス素子２４、２６
が条件付け回路１２の出力とＡＤＣ１４のデータ入力と
の間に直列に接続されている。キャパシタ２８、３０お
よび３２が、それぞれ、接地と、レジスタ２２およびイ
ンダクタンス素子２４の接合点、インダクタンス素子２
４および２６の接合点ならびにインダクタンス素子２６
およびＡＤＣ１４の接合点との間に接続されている。他
のレジスタ３４がキャパシタ３２と並列に接続されてい
る。
【００２７】レジスタンス、キャパシタンスおよびイン
ダクタンスの値は、ＬＰＦ２０のカットオフ周波数がク
ロック信号ＰＨＩの周波数の約４倍である。これらの条
件下で、ＬＰＦはＣＣＤ信号Ｖccdの電圧レベルＶoutを
十分な精度で保つので、アナログ・デジタル変換がＬＰ
Ｆの存在の影響を受けない。
ダクタンスの値は、ＬＰＦ２０のカットオフ周波数がク
ロック信号ＰＨＩの周波数の約４倍である。これらの条
件下で、ＬＰＦはＣＣＤ信号Ｖccdの電圧レベルＶoutを
十分な精度で保つので、アナログ・デジタル変換がＬＰ
Ｆの存在の影響を受けない。
【００２８】図１Ｂにおいては、元の（遅延されていな
い）信号Ｖccdは薄い線で示しており、一方遅延された
信号は太い線で示す。ＡＤＣ１４は変換器クロック信号
ＣＯＮＶ（＝ＰＨＩｎ）によって制御されて、信号ＣＯ
ＮＶが高いレベルから低いレベルに下降したときのタイ
ミングｔ0で、遅延された信号Ｖccdを読取りかつ変換す
る。それらの瞬間に、読取り電圧は、対応ｃｃｄセルに
よって受け取られた光の量を表す値Ｖoutを持つ。
い）信号Ｖccdは薄い線で示しており、一方遅延された
信号は太い線で示す。ＡＤＣ１４は変換器クロック信号
ＣＯＮＶ（＝ＰＨＩｎ）によって制御されて、信号ＣＯ
ＮＶが高いレベルから低いレベルに下降したときのタイ
ミングｔ0で、遅延された信号Ｖccdを読取りかつ変換す
る。それらの瞬間に、読取り電圧は、対応ｃｃｄセルに
よって受け取られた光の量を表す値Ｖoutを持つ。
【００２９】特定の実施例を説明したが、本願発明はそ
れに限定されるものではなく、当業者によって可能で特
許請求の範囲に含まれているすべての態様を包含する。
例えば、信号ＲＳのＨ／Ｌ推移はＰＨＩｎの推移と同時
に起こるので、ＲＳを変換器制御信号として用いること
ができる。従って、信号ＲＳは特許請求の範囲の意味に
おいて「クロック信号」として考慮すべきである。加え
て、本願発明は、アナログデータ源（ｃｃｄ等）が１ク
ロック信号のみで作動し、および／またはＡＤＣが加え
られた制御信号ＣＯＮＶのＬ／Ｈ推移の時点で作動する
ようなシステムにも適用することができる。
れに限定されるものではなく、当業者によって可能で特
許請求の範囲に含まれているすべての態様を包含する。
例えば、信号ＲＳのＨ／Ｌ推移はＰＨＩｎの推移と同時
に起こるので、ＲＳを変換器制御信号として用いること
ができる。従って、信号ＲＳは特許請求の範囲の意味に
おいて「クロック信号」として考慮すべきである。加え
て、本願発明は、アナログデータ源（ｃｃｄ等）が１ク
ロック信号のみで作動し、および／またはＡＤＣが加え
られた制御信号ＣＯＮＶのＬ／Ｈ推移の時点で作動する
ようなシステムにも適用することができる。
【図１】図１Ａは本願発明に係るｃｃｄシステムのブロ
ック図である。図１Ｂは図１Ａに示すシステム内で発生
する信号の波形を示す。
ック図である。図１Ｂは図１Ａに示すシステム内で発生
する信号の波形を示す。
【図２】アナログ遅延回路の実施例を示す。
【図３】図３Ａは従来のｃｃｄシステムの主構成要素を
示すブロック図である。図３Ｂは図３Ａに示すシステム
内で発生する波形を示す。
示すブロック図である。図３Ｂは図３Ａに示すシステム
内で発生する波形を示す。
【図４】従来の他のｃｃｄシステムを示すブロック図で
ある。
ある。
【図５】図５Ａは従来のさらに他のｃｃｄシステムのブ
ロック図である。図５Ｂは図５Ａに示すシステム内で発
生する波形を示す。
ロック図である。図５Ｂは図５Ａに示すシステム内で発
生する波形を示す。
【図６】さらに従来の他のｃｃｄシステムのブロック図
である。
である。
１０ ｃｃｄアレー １２ 条件付け回路 ２０ 遅延回路 １４ Ａ／Ｄ変換器 ２２、３４ レジスタ ２４、２６ インダクタンス ２８、３０、３２ キャパシタンス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/12 G06F 3/05 H04N 5/335
Claims (6)
- 【請求項１】 クロック信号（ＰＨＩ，ＰＨＩｎ，Ｒ
Ｓ）に従ってパルス列として発生されたアナログデータ
（Ｖccd）をデジタル化する方法において、Ａ／Ｄ変換
器(14)が前記クロック信号によって制御され、さらに、
アナログデータが前記Ａ／Ｄ変換器に供給されてそれら
が適当なタイミングでサンプルリングされかつデジタル
化されるデジタル化方法であって、前記アナログデータ
（Ｖccd）がアナログ遅延回路(20)を経由して前記Ａ／
Ｄ変換器に供給されることを特徴とする方法。 - 【請求項２】 アナログデータをデジタル化する装置に
おいて、クロック信号（ＰＨＩ，ＰＨＩｎ，ＲＳ）に従
ってパルス列としてアナログデータを発生するアナログ
データ発生手段(10)と、該データ発生手段から出力され
たアナログデータ（Ｖccd）をデジタル化するＡ／Ｄ変
換器(14)と、クロック信号（ＰＨＩ，ＰＨＩｎ，ＲＳ、
ＣＯＮＶ）を前記データ発生手段及びＡ／Ｄ変換器に供
給するクロック手段とを備えるデジタル化装置であっ
て、アナログ遅延回路(20)が、前記データ発生手段(10)
の出力とＡ／Ｄ変換器(14)のデータ入力との間に設けら
れていることを特徴とする装置。 - 【請求項３】 請求項２の装置において、前記アナログ
遅延回路がローパスフィルタ(20)によって形成される装
置。 - 【請求項４】 請求項３の装置において、前記ローパス
フィルタがベッセル(Bessel)フィルタである装置。 - 【請求項５】 請求項２乃至４のいずれかの装置におい
て、前記データ発生手段がｃｃｄアレーである装置。 - 【請求項６】 請求項２乃至４のいずれかの装置におい
て、前記データ発生手段がＭＯＳ画像装置である装置。
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