JP2763105B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に素子分
離領域に溝を形成して素子分離を行う工程の改良に関す
る。
離領域に溝を形成して素子分離を行う工程の改良に関す
る。
（従来の技術） 半導体集積回路における素子分離技術は、集積度およ
び特性の点で非常に重要である。従来、バイポーラ集積
回路で一般に行われているpn接合分離は、分離領域の面
積が大きくなり、また寄生容量が大きいということが問
題になっている。
び特性の点で非常に重要である。従来、バイポーラ集積
回路で一般に行われているpn接合分離は、分離領域の面
積が大きくなり、また寄生容量が大きいということが問
題になっている。
これに対し最近、半導体基板に溝を形成してこの溝に
誘導体層を埋込む溝分離（トレンチ・アイソレーショ
ン）構造が提案されている。この分離構造では、溝底部
に反転防止用の不純物添加層を形成して素子間のリーク
や耐圧低下を防止することが必要になる。また溝底部に
不純物添加層を形成するに当たって、溝側壁部にも不純
物が添加されては、素子特性に悪影響を与えるので、こ
れも防止しなければならない。
誘導体層を埋込む溝分離（トレンチ・アイソレーショ
ン）構造が提案されている。この分離構造では、溝底部
に反転防止用の不純物添加層を形成して素子間のリーク
や耐圧低下を防止することが必要になる。また溝底部に
不純物添加層を形成するに当たって、溝側壁部にも不純
物が添加されては、素子特性に悪影響を与えるので、こ
れも防止しなければならない。
第４図（ａ）〜（ｃ）は、その様な点を考慮した従来
の溝分離構造の製造工程を示す。ｐ型Si基板61にn+型埋
込層62を介してｎ型層63をエピタキシャル成長させたウ
ェーハを用い、先ず熱酸化してSiO2膜64を形成し、この
上にCVDによりSi3N4膜65を堆積する。更にこの上にCVD
によりSiO2膜66を厚く堆積し、フォトレジスト・マスク
（図示せず）を用いてSiO2膜66に溝形成用の開口を設け
る。そしてこのSiO2膜66をマスクとして下地基板を反応
性イオンエッチングにより選択エッチングして溝67を形
成する（（ａ））。反応性イオンエッチング時、溝67の
内部にはポリマーが付着するので、これはNH4F水溶液で
エッチング除去する。次に熱酸化により溝67の内面に25
0Å程度のSiO2膜68を形成し、その後多結晶シリコン膜
の堆積と反応性イオンエッチング法による全面エッチン
グにより溝67の側壁に選択的に多結晶シリコン膜69を残
す。そしてボロンのイオン注入により、溝67の底部に反
転防止層であるp+型層70を形成する（（ｂ））。このイ
オン注入工程で溝上部平坦面はSi3N4膜65がマスクとな
り、また溝67の側面は多結晶シリコン膜69がマスクとな
って、溝67の底部にのみ選択的にp+型層70が形成される
ことになる。その後、Si3N4膜65および多結晶シリコン
膜69を除去し、熱酸化法により溝67を含む基板全面をSi
O2膜71で覆った後、溝67内に誘電体層として多結晶シリ
コン層72を埋込む（（ｃ））。埋め込んだ多結晶シリコ
ン層72の表面を熱酸化膜で覆って、素子分離が完成す
る。
の溝分離構造の製造工程を示す。ｐ型Si基板61にn+型埋
込層62を介してｎ型層63をエピタキシャル成長させたウ
ェーハを用い、先ず熱酸化してSiO2膜64を形成し、この
上にCVDによりSi3N4膜65を堆積する。更にこの上にCVD
によりSiO2膜66を厚く堆積し、フォトレジスト・マスク
（図示せず）を用いてSiO2膜66に溝形成用の開口を設け
る。そしてこのSiO2膜66をマスクとして下地基板を反応
性イオンエッチングにより選択エッチングして溝67を形
成する（（ａ））。反応性イオンエッチング時、溝67の
内部にはポリマーが付着するので、これはNH4F水溶液で
エッチング除去する。次に熱酸化により溝67の内面に25
0Å程度のSiO2膜68を形成し、その後多結晶シリコン膜
の堆積と反応性イオンエッチング法による全面エッチン
グにより溝67の側壁に選択的に多結晶シリコン膜69を残
す。そしてボロンのイオン注入により、溝67の底部に反
転防止層であるp+型層70を形成する（（ｂ））。このイ
オン注入工程で溝上部平坦面はSi3N4膜65がマスクとな
り、また溝67の側面は多結晶シリコン膜69がマスクとな
って、溝67の底部にのみ選択的にp+型層70が形成される
ことになる。その後、Si3N4膜65および多結晶シリコン
膜69を除去し、熱酸化法により溝67を含む基板全面をSi
O2膜71で覆った後、溝67内に誘電体層として多結晶シリ
コン層72を埋込む（（ｃ））。埋め込んだ多結晶シリコ
ン層72の表面を熱酸化膜で覆って、素子分離が完成す
る。
この従来法において、溝67を形成しその底部に選択的
にイオン注入を行うためには、上述のように基板にSiO2
膜64とSi3N4膜65の積層マスクが必要であり、また溝側
面への不純物導入を阻止するために、溝側面にSiO2膜68
を形成する工程が不可欠である。ところが、溝67を反応
性イオンエッチング法で形成すると、溝の上部および底
部に曲率の小さい鋭いコーナーが形成され、溝側壁のSi
O2膜68を形成する熱酸化工程でSiO2膜とSi3N4膜の粘性
および熱膨張率の相違によってこれらのコーナーに大き
い歪みが集中する。この歪みの集中は転位発生の原因と
なるから、溝67の側面のSiO2膜68を例えば1000Å程度の
十分な厚さまで熱酸化により形成することは難しい。そ
こで前述のようにこのSiO2膜68は250Å程度として、更
にその側面に多結晶シリコン膜69を選択的に形成する、
という工程をとっている。これは、工程を複雑なものと
する。
にイオン注入を行うためには、上述のように基板にSiO2
膜64とSi3N4膜65の積層マスクが必要であり、また溝側
面への不純物導入を阻止するために、溝側面にSiO2膜68
を形成する工程が不可欠である。ところが、溝67を反応
性イオンエッチング法で形成すると、溝の上部および底
部に曲率の小さい鋭いコーナーが形成され、溝側壁のSi
O2膜68を形成する熱酸化工程でSiO2膜とSi3N4膜の粘性
および熱膨張率の相違によってこれらのコーナーに大き
い歪みが集中する。この歪みの集中は転位発生の原因と
なるから、溝67の側面のSiO2膜68を例えば1000Å程度の
十分な厚さまで熱酸化により形成することは難しい。そ
こで前述のようにこのSiO2膜68は250Å程度として、更
にその側面に多結晶シリコン膜69を選択的に形成する、
という工程をとっている。これは、工程を複雑なものと
する。
上記従来例でSi3N4膜65を用いずに、この部分にCVDに
よる厚いSiO2膜を用いることが考えられる。このように
すれば、ストレス集中はある程度緩和されるものの十分
ではない。厚いCVDSiO2膜の下に食い込む形で熱酸化膜
が成長するため、やはり熱酸化工程での転位発生を誘導
する。
よる厚いSiO2膜を用いることが考えられる。このように
すれば、ストレス集中はある程度緩和されるものの十分
ではない。厚いCVDSiO2膜の下に食い込む形で熱酸化膜
が成長するため、やはり熱酸化工程での転位発生を誘導
する。
また従来法では、溝形成後の後処理としてNH4F溶液に
よるポリマー除去工程が入るが、このときSiO2膜にサイ
ドエッチングが入ってコーナー部の基板面が露出する。
そうすると、後のイオン注入工程で素子領域に無用なｐ
型反転層が形成され、素子のリーク電流増大や耐圧低下
などの原因となる。
よるポリマー除去工程が入るが、このときSiO2膜にサイ
ドエッチングが入ってコーナー部の基板面が露出する。
そうすると、後のイオン注入工程で素子領域に無用なｐ
型反転層が形成され、素子のリーク電流増大や耐圧低下
などの原因となる。
（発明が解決しようとする課題） 以上のように従来の溝分離法では、溝底部に反転防止
層を形成するイオン注入工程でのマスク材形成工程で溝
コーナーに歪みが集中して転位が発生したり、またこれ
を抑制しようとすると溝側壁への不純物導入が避けられ
ずに、素子のリーク電流の増大や耐圧の低下をもたら
す、という問題があった。
層を形成するイオン注入工程でのマスク材形成工程で溝
コーナーに歪みが集中して転位が発生したり、またこれ
を抑制しようとすると溝側壁への不純物導入が避けられ
ずに、素子のリーク電流の増大や耐圧の低下をもたら
す、という問題があった。
本発明は、この様な問題を解決した半導体装置の製造
方法を提供することを目的とする。
方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板の素子分離領域に選択エッチン
グにより溝を形成した後、この溝を含む基板面全面に、
溝の底部で薄く上部で厚くなる条件でマスク材となる被
膜を堆積し、この被膜の膜厚差を利用して溝底部にのみ
選択的に不純物をイオン注入して不純物添加層を形成す
る。その後、マスク材を除去して改めて熱酸化等により
基板全面に絶縁性を有する被膜を形成する。溝内部には
誘電体層を埋込み形成して、溝分離構造を完成する。
グにより溝を形成した後、この溝を含む基板面全面に、
溝の底部で薄く上部で厚くなる条件でマスク材となる被
膜を堆積し、この被膜の膜厚差を利用して溝底部にのみ
選択的に不純物をイオン注入して不純物添加層を形成す
る。その後、マスク材を除去して改めて熱酸化等により
基板全面に絶縁性を有する被膜を形成する。溝内部には
誘電体層を埋込み形成して、溝分離構造を完成する。
（作用） 本発明においては、一度の工程で形成された一層から
なるマスク材の膜厚差をマスク効果に利用して溝底部に
選択的なイオン注入を行う。この様なマスク材としては
例えば常圧CVDによりSiO2膜堆積することにより形成で
きる。常圧CVDによりSiO2膜を形成すると、基板平坦面
で5000Å程度とした時、４〜６μｍの深さの溝底部では
1000Å程度となる。この様なマスク材を形成することに
より、溝の側面へのイオン注入防止のための熱酸化工程
が要らなくなり、従ってコーナーへの歪み集中もなくな
る。素子分離工程で高温の熱酸化工程が不要になると、
既に形成されている高濃度埋込み層等の不純物拡散層の
不純物分布のだれを防止することができる。これは高速
化に有利な、エピタキシャル層の薄膜化を可能とする。
また溝の側面に耐イオン注入マスクを形成する特別の工
程は不要であり、工程が簡単になる。
なるマスク材の膜厚差をマスク効果に利用して溝底部に
選択的なイオン注入を行う。この様なマスク材としては
例えば常圧CVDによりSiO2膜堆積することにより形成で
きる。常圧CVDによりSiO2膜を形成すると、基板平坦面
で5000Å程度とした時、４〜６μｍの深さの溝底部では
1000Å程度となる。この様なマスク材を形成することに
より、溝の側面へのイオン注入防止のための熱酸化工程
が要らなくなり、従ってコーナーへの歪み集中もなくな
る。素子分離工程で高温の熱酸化工程が不要になると、
既に形成されている高濃度埋込み層等の不純物拡散層の
不純物分布のだれを防止することができる。これは高速
化に有利な、エピタキシャル層の薄膜化を可能とする。
また溝の側面に耐イオン注入マスクを形成する特別の工
程は不要であり、工程が簡単になる。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）〜（ｄ）は一実施例の素子分離工程を示
す。ｐ型Si基板11にn+型埋込み層12を介してコレクタ層
となるｎ型層13をエピタキシャル成長させたウェーハを
形成し、その表面に熱酸化により薄くSiO2膜14を形成す
る（（ａ））。その表面にCVDによりSiO2膜15を厚く堆
積し、フォトレジスト・マスクの形成とエッチングによ
り素子分離領域に開口をもうけて下地基板を露出させ、
反応性イオンエッチングによりｐ型Si基板11に達する深
さ４μm,幅1.4μｍ程度の素子分離溝16を形成する
（（ｂ））。溝16の形成後、マスク材として用いたCVDS
iO2膜15および熱酸化膜14はNH4F水溶液でエッチング除
去し、同時に溝16内に付着したポリマーもこの水溶液で
除去する。その後、露出した基板全面に基板温度400℃
で常圧CVDによりSiO2膜17を堆積する（（ｃ））。この
とき得られるSiO2膜17は、基板の溝上部平坦面での厚み
をd1＝5000Å程度とすると、溝16の側壁では上部でd2＝
5000Å程度、下部でd3＝2000Å程度となり、底部でd4＝
1000Å程度となる。なお、常圧CDV−SiO2膜の下地に基
板全面に薄く熱酸化膜を形成してもよい。次にこのSiO2
膜17の膜厚差を利用して溝16の底部に選択的にボロンを
イオン注入して、p+型層18を形成する。例えばドーズ量
1014／cm2、加速電圧40keVの条件で、溝16の底部にのみ
p+型層18を形成することができる。この後、SiO2膜17を
除去し、改めて熱酸化により全面にSiO2膜19を形成す
る。そして、多結晶シリコン層10を溝内部に埋込む
（（ｄ））。埋込み誘電体として多結晶シリコン層を用
いるのは、基板と同じ材料を用いることによって熱膨張
係数の差による無用な歪みの発生を防止するために有効
であるからである。
す。ｐ型Si基板11にn+型埋込み層12を介してコレクタ層
となるｎ型層13をエピタキシャル成長させたウェーハを
形成し、その表面に熱酸化により薄くSiO2膜14を形成す
る（（ａ））。その表面にCVDによりSiO2膜15を厚く堆
積し、フォトレジスト・マスクの形成とエッチングによ
り素子分離領域に開口をもうけて下地基板を露出させ、
反応性イオンエッチングによりｐ型Si基板11に達する深
さ４μm,幅1.4μｍ程度の素子分離溝16を形成する
（（ｂ））。溝16の形成後、マスク材として用いたCVDS
iO2膜15および熱酸化膜14はNH4F水溶液でエッチング除
去し、同時に溝16内に付着したポリマーもこの水溶液で
除去する。その後、露出した基板全面に基板温度400℃
で常圧CVDによりSiO2膜17を堆積する（（ｃ））。この
とき得られるSiO2膜17は、基板の溝上部平坦面での厚み
をd1＝5000Å程度とすると、溝16の側壁では上部でd2＝
5000Å程度、下部でd3＝2000Å程度となり、底部でd4＝
1000Å程度となる。なお、常圧CDV−SiO2膜の下地に基
板全面に薄く熱酸化膜を形成してもよい。次にこのSiO2
膜17の膜厚差を利用して溝16の底部に選択的にボロンを
イオン注入して、p+型層18を形成する。例えばドーズ量
1014／cm2、加速電圧40keVの条件で、溝16の底部にのみ
p+型層18を形成することができる。この後、SiO2膜17を
除去し、改めて熱酸化により全面にSiO2膜19を形成す
る。そして、多結晶シリコン層10を溝内部に埋込む
（（ｄ））。埋込み誘電体として多結晶シリコン層を用
いるのは、基板と同じ材料を用いることによって熱膨張
係数の差による無用な歪みの発生を防止するために有効
であるからである。
この後図示しないが、溝内部の多結晶シリコン層10の
表面にSiO2膜を形成して、絶縁分離が完了する。溝によ
り分離された各素子領域には、ｎ型層13をコレクタとす
るトランジスタが通常の工程に従って形成され、バイポ
ーラ集積回路が得られる。
表面にSiO2膜を形成して、絶縁分離が完了する。溝によ
り分離された各素子領域には、ｎ型層13をコレクタとす
るトランジスタが通常の工程に従って形成され、バイポ
ーラ集積回路が得られる。
この実施例によれば、溝底部へのイオン注入の際の耐
イオン注入マスクは一層の常圧CVD−SiO2膜であり、従
来法のように溝コーナーに歪みが集中することはない。
従って、転位の発生は抑制され、また溝側壁への無用な
不純物導入もない。また熱工程が低減される結果、埋込
み拡散層の不純物再拡散が防止され、例えばバイポーラ
集積回路において高速化に有利なエピタキシャル層の薄
膜化を実現することができる。以上の結果、高周波特性
や接合特性等の諸特性に優れた高性能の半導体集積回路
が得られる。また、その素子分離工程は従来法に比べて
簡単である。
イオン注入マスクは一層の常圧CVD−SiO2膜であり、従
来法のように溝コーナーに歪みが集中することはない。
従って、転位の発生は抑制され、また溝側壁への無用な
不純物導入もない。また熱工程が低減される結果、埋込
み拡散層の不純物再拡散が防止され、例えばバイポーラ
集積回路において高速化に有利なエピタキシャル層の薄
膜化を実現することができる。以上の結果、高周波特性
や接合特性等の諸特性に優れた高性能の半導体集積回路
が得られる。また、その素子分離工程は従来法に比べて
簡単である。
上記実施例では、溝底部で薄くなるような膜形成法と
して常圧CVDを利用したが、一回の工程で同様の膜厚差
が生じる他の方法を用いることが可能である。例えば、
シランガスと酸素を流してCVDでSiO2膜を堆積させるこ
とにより、溝底部で薄くなる膜を形成することができ
る。具体的に例えば、基板温度400℃，圧力0.1torrの減
圧CVDによりSiO2膜を堆積した場合にも所望の膜を得る
ことができる。また溝底部で薄くなる膜は、スパッタに
よっても形成することができる。例えば基板温度200
℃，圧力３×10-1pa,パワー6kWの条件でSiO2膜またはAl
膜をスパッタにより堆積することにより、溝底部で薄く
なる膜を得ることができる。
して常圧CVDを利用したが、一回の工程で同様の膜厚差
が生じる他の方法を用いることが可能である。例えば、
シランガスと酸素を流してCVDでSiO2膜を堆積させるこ
とにより、溝底部で薄くなる膜を形成することができ
る。具体的に例えば、基板温度400℃，圧力0.1torrの減
圧CVDによりSiO2膜を堆積した場合にも所望の膜を得る
ことができる。また溝底部で薄くなる膜は、スパッタに
よっても形成することができる。例えば基板温度200
℃，圧力３×10-1pa,パワー6kWの条件でSiO2膜またはAl
膜をスパッタにより堆積することにより、溝底部で薄く
なる膜を得ることができる。
第２図（ａ）〜（ｆ）は、本発明の他の実施例の製造
工程を示す断面図である。この実施例では、先の実施例
に対して更に素子分離用溝のコーナー部に起因する転位
の発生を防止するための手当を考慮している。先ず第２
図（ａ）に示すように、ｐ型Si基板21上にn+型埋込み層
22を介してコレクタ層となるｎ型エピタキシャル層23を
形成する。続いて表面を酸化してSiO2膜24を形成し、更
にその上にCVD法によりSi3N4膜25を形成する。以下にお
いては、基板21,n+型埋込み層22およびｎ型エピタキシ
ャル層23を含めて下地基板20と呼ぶことにする。この
後、Si3N4膜25をパターニングした後、第２図（ｂ）に
示すようにCVD法によりSiO2膜26を全面に堆積する。続
いてSiO2膜26および24を一部開口し、下地基板20の表面
を露出させる。その後、残したCVD−SiO2膜26をマスク
として、開口を通して下地基板20をRIEでエッチング
し、素子分離用溝27を形成する。この溝27の深さは、n+
型埋込み層22を貫通して基板21に十分達する深さであ
る。溝27の底部には、反転防止の目的でボロンをイオン
注入する。なおこの状態では、下地基板20に形成した溝
27の上部コーナー部28aおよび底部コーナー部28bは急峻
なものとなっている。
工程を示す断面図である。この実施例では、先の実施例
に対して更に素子分離用溝のコーナー部に起因する転位
の発生を防止するための手当を考慮している。先ず第２
図（ａ）に示すように、ｐ型Si基板21上にn+型埋込み層
22を介してコレクタ層となるｎ型エピタキシャル層23を
形成する。続いて表面を酸化してSiO2膜24を形成し、更
にその上にCVD法によりSi3N4膜25を形成する。以下にお
いては、基板21,n+型埋込み層22およびｎ型エピタキシ
ャル層23を含めて下地基板20と呼ぶことにする。この
後、Si3N4膜25をパターニングした後、第２図（ｂ）に
示すようにCVD法によりSiO2膜26を全面に堆積する。続
いてSiO2膜26および24を一部開口し、下地基板20の表面
を露出させる。その後、残したCVD−SiO2膜26をマスク
として、開口を通して下地基板20をRIEでエッチング
し、素子分離用溝27を形成する。この溝27の深さは、n+
型埋込み層22を貫通して基板21に十分達する深さであ
る。溝27の底部には、反転防止の目的でボロンをイオン
注入する。なおこの状態では、下地基板20に形成した溝
27の上部コーナー部28aおよび底部コーナー部28bは急峻
なものとなっている。
次いでマスク材のCVD−SiO2膜26とその下のSiO2膜24
をNH4F水溶液でエッチング除去し、パターニングしたSi
3N4膜25および下地基板20の表面を露出させる。
をNH4F水溶液でエッチング除去し、パターニングしたSi
3N4膜25および下地基板20の表面を露出させる。
次いで第２図（ｃ）に示すように、溝27を含む下地基
板20の表面全面に第１の被膜として多結晶シリコン膜29
をCVD法により堆積する。このCVD法により形成した多結
晶シリコン膜29は、溝27の上部コーナー部28aの部分29a
では薄く、また溝27の下部コーナー部28bの部分29bでは
厚くなる。従って、多結晶シリコン膜29で覆われた溝27
の表面形状は４つのコーナー部で丸みが形成されたもの
となる。
板20の表面全面に第１の被膜として多結晶シリコン膜29
をCVD法により堆積する。このCVD法により形成した多結
晶シリコン膜29は、溝27の上部コーナー部28aの部分29a
では薄く、また溝27の下部コーナー部28bの部分29bでは
厚くなる。従って、多結晶シリコン膜29で覆われた溝27
の表面形状は４つのコーナー部で丸みが形成されたもの
となる。
次いで、第２図（ｄ）に示すように、多結晶シリコン
膜29をCDE法等の等方性エッチング法によりエッチング
除去し、下地基板20および溝27の表面を露出させる。こ
のとき溝27の上部コーナー部28aにおいては、多結晶シ
リコン膜29の膜厚が薄いため基板エッチングが早期に開
始される。これにより、素子分離用溝27の上部コーナー
部30aを丸めることができる。一方、溝27の底部コーナ
ー部28bの多結晶シリコン膜29bは厚いため、基板エッチ
ングが遅れて開始される。これにより、底部コーナー部
30bも丸めることができる。この底部コーナー部30bでは
多結晶シリコン膜29の一部を残すように多結晶シリコン
膜29をエッチングしても、同様の丸め形状を得ることが
できる。
膜29をCDE法等の等方性エッチング法によりエッチング
除去し、下地基板20および溝27の表面を露出させる。こ
のとき溝27の上部コーナー部28aにおいては、多結晶シ
リコン膜29の膜厚が薄いため基板エッチングが早期に開
始される。これにより、素子分離用溝27の上部コーナー
部30aを丸めることができる。一方、溝27の底部コーナ
ー部28bの多結晶シリコン膜29bは厚いため、基板エッチ
ングが遅れて開始される。これにより、底部コーナー部
30bも丸めることができる。この底部コーナー部30bでは
多結晶シリコン膜29の一部を残すように多結晶シリコン
膜29をエッチングしても、同様の丸め形状を得ることが
できる。
次いで、第２図（ｅ）に示すように、露出した基板全
面に常圧CVD法によりSiO2膜32を堆積する。これによ
り、溝27の上部で厚く底部で薄いマスク材が得られる。
そしてこのSiO2膜32の膜厚差を利用して溝27の底部に選
択的にボロンをイオン注入してp+型層34を形成する。こ
の後、溝27の底部コーナー部30a,30bの多結晶シリコン
膜を残してSiO2膜32を除去する。
面に常圧CVD法によりSiO2膜32を堆積する。これによ
り、溝27の上部で厚く底部で薄いマスク材が得られる。
そしてこのSiO2膜32の膜厚差を利用して溝27の底部に選
択的にボロンをイオン注入してp+型層34を形成する。こ
の後、溝27の底部コーナー部30a,30bの多結晶シリコン
膜を残してSiO2膜32を除去する。
次いで、第２図（ｆ）に示すように、 Si3N4膜25を耐酸化性マスクとして用いて熱酸化法によ
り、溝27を含む下地基板20の表面全面に第２の被膜であ
るSiO2膜36を形成する。このとき、溝27のコーナー部30
a,30bが共に丸められているため、この部分の酸化膜厚
は基板表面，溝側面および溝底面でのそれと等しくな
る。従って、溝コーナー部における歪みを緩和すること
ができ、転位の発生を防止することができる。更にこの
酸化を965℃以下の温度で行うことも可能になる。
り、溝27を含む下地基板20の表面全面に第２の被膜であ
るSiO2膜36を形成する。このとき、溝27のコーナー部30
a,30bが共に丸められているため、この部分の酸化膜厚
は基板表面，溝側面および溝底面でのそれと等しくな
る。従って、溝コーナー部における歪みを緩和すること
ができ、転位の発生を防止することができる。更にこの
酸化を965℃以下の温度で行うことも可能になる。
次いで、溝27を含む基板表面に多結晶シリコン膜38を
堆積し、これを溝27に完全に埋め込んだ後、平坦部の多
結晶シリコン膜38をエッチバックにより除去し、溝部分
にのみ残置させる。その後、この溝部分の多結晶シリコ
ン膜38の表面に500Å程度のSiO2膜（図示せず）を熱酸
化法により形成した後、Si3N4膜25および下地のSiO2膜2
4をエッチング除去し、絶縁分離を完了する。
堆積し、これを溝27に完全に埋め込んだ後、平坦部の多
結晶シリコン膜38をエッチバックにより除去し、溝部分
にのみ残置させる。その後、この溝部分の多結晶シリコ
ン膜38の表面に500Å程度のSiO2膜（図示せず）を熱酸
化法により形成した後、Si3N4膜25および下地のSiO2膜2
4をエッチング除去し、絶縁分離を完了する。
こうしてこの実施例によれば、多結晶シリコン膜29の
形成およびエッチング工程により、素子分離用溝27のコ
ーナー部を有効に丸めることができ、これにより後続す
る熱処理工程で集中するコーナー部への歪みを緩和する
ことができる。従ってトレンチアイソレーションおける
熱酸化膜（SiO2膜36）を低温で形成することができ、転
位の発生および埋込み層の不純物のだれ等を防止するこ
とができる。この効果は、バイポーラ半導体装置等にお
いて、高周波特性および接合特性の向上につながる。
形成およびエッチング工程により、素子分離用溝27のコ
ーナー部を有効に丸めることができ、これにより後続す
る熱処理工程で集中するコーナー部への歪みを緩和する
ことができる。従ってトレンチアイソレーションおける
熱酸化膜（SiO2膜36）を低温で形成することができ、転
位の発生および埋込み層の不純物のだれ等を防止するこ
とができる。この効果は、バイポーラ半導体装置等にお
いて、高周波特性および接合特性の向上につながる。
本発明は上述した実施例に限られない。例えば、第１
の被膜は多結晶シリコン膜に限らず、溝の側面にも均一
に膜形成ができ、且つエッチング速度が基板と同等か若
しくは遅いものであればよく、CVD法によるAl膜,W膜等
を用い得る。またこの第１の被膜は、膜厚が数100Å程
度あれば溝コーナーを丸める上で十分効果がある。更
に、溝コーナーが十分に丸められているため、Si3N4膜
をマスクとして熱酸化法により形成するSiO2膜の膜厚は
数10Åから１μｍ程度まで広範囲で選択できる。従って
本発明はdRAMのトレンチキャパシタの製造にも適用でき
る。熱酸化法によるSiO2膜の代わりに、低温で形成でき
るCVD0SiO2膜を用いることも可能である。
の被膜は多結晶シリコン膜に限らず、溝の側面にも均一
に膜形成ができ、且つエッチング速度が基板と同等か若
しくは遅いものであればよく、CVD法によるAl膜,W膜等
を用い得る。またこの第１の被膜は、膜厚が数100Å程
度あれば溝コーナーを丸める上で十分効果がある。更
に、溝コーナーが十分に丸められているため、Si3N4膜
をマスクとして熱酸化法により形成するSiO2膜の膜厚は
数10Åから１μｍ程度まで広範囲で選択できる。従って
本発明はdRAMのトレンチキャパシタの製造にも適用でき
る。熱酸化法によるSiO2膜の代わりに、低温で形成でき
るCVD0SiO2膜を用いることも可能である。
また実施例では、溝の底部において鋭いコーナー部が
形成されている場合を例にとり説明したが、Siエッチン
グの際に既に溝の底部に丸みが形成されている場合に
も、溝上部のコーナー部に着目すれば本発明は有効であ
る。
形成されている場合を例にとり説明したが、Siエッチン
グの際に既に溝の底部に丸みが形成されている場合に
も、溝上部のコーナー部に着目すれば本発明は有効であ
る。
以上の実施例ではバイポーラ集積回路の素子分離につ
いて説明したが、本発明はMOS集積回路にも適用するこ
とができる。
いて説明したが、本発明はMOS集積回路にも適用するこ
とができる。
第３図は、MOS型トレンチ・トランジスタに本発明を
適用した実施例での最終的な断面図である。これを簡単
に製造工程に従って説明すれば、ｐ型Si基板51にn+型層
52を形成し、マスク材を堆積した後、写真食刻法および
エッチング法により溝56を形成し、マスク材を除去す
る。次に基板表面および溝側面部で厚く、溝底部で薄
い，例えば常圧CVDによるSiO2膜を形成し、このSiO2膜
をマスクとしてイオン注入してn+型層55を形成し、その
後、このSiO2膜を除去する。次いで熱酸化によりゲート
絶縁膜となるSiO2膜54を形成し、n+型多結晶シリコン膜
54を堆積して、トランジスタを完成する。
適用した実施例での最終的な断面図である。これを簡単
に製造工程に従って説明すれば、ｐ型Si基板51にn+型層
52を形成し、マスク材を堆積した後、写真食刻法および
エッチング法により溝56を形成し、マスク材を除去す
る。次に基板表面および溝側面部で厚く、溝底部で薄
い，例えば常圧CVDによるSiO2膜を形成し、このSiO2膜
をマスクとしてイオン注入してn+型層55を形成し、その
後、このSiO2膜を除去する。次いで熱酸化によりゲート
絶縁膜となるSiO2膜54を形成し、n+型多結晶シリコン膜
54を堆積して、トランジスタを完成する。
このトランジスタとトレンチ・キャパシタを組合わせ
れば、微細寸法のdRAMが得られる。
れば、微細寸法のdRAMが得られる。
以上本発明の実施例を説明したが、本発明はその趣旨
を逸脱しない範囲で種々変形して実施することができ
る。
を逸脱しない範囲で種々変形して実施することができ
る。
［発明の効果］ 以上述べたように本発明によれば、溝分離工程での歪
みの集中や溝側面への不純物拡散を抑制し、簡単な工程
で優れた特性の溝分離構造の半導体装置を得ることがで
きる。
みの集中や溝側面への不純物拡散を抑制し、簡単な工程
で優れた特性の溝分離構造の半導体装置を得ることがで
きる。
第１図（ａ）〜（ｄ）は、本発明の一実施例の素子分離
工程を説明するための図、第２図（ａ）〜（ｆ）は他の
実施例の素子分離工程を説明するための図、第３図は更
に他の実施例を説明するための図、第４図（ａ）〜
（ｃ）は従来の素子分離工程を説明するための図であ
る。 11……ｐ型Si基板、12……n+型埋込み層、13……ｎ型
層、14……SiO2膜（熱酸化）、15……SiO2膜（CVD）、1
6……溝、17……SiO2膜（常圧CVD）、18……p+型層、19
……SiO2膜（熱酸化）、10……多結晶シリコン膜、21…
…ｐ型Si基板、22……n+型層、23……ｎ型層、24……Si
O2膜（熱酸化）、25……Si3N4膜、26……SiO2膜（CV
D）、27……溝、28a,28b……コーナー、29……多結晶シ
リコン膜、32……SiO2膜（CVD）、34……p+型層、36…
…SiO2膜（熱酸化）、38……多結晶シリコン膜。
工程を説明するための図、第２図（ａ）〜（ｆ）は他の
実施例の素子分離工程を説明するための図、第３図は更
に他の実施例を説明するための図、第４図（ａ）〜
（ｃ）は従来の素子分離工程を説明するための図であ
る。 11……ｐ型Si基板、12……n+型埋込み層、13……ｎ型
層、14……SiO2膜（熱酸化）、15……SiO2膜（CVD）、1
6……溝、17……SiO2膜（常圧CVD）、18……p+型層、19
……SiO2膜（熱酸化）、10……多結晶シリコン膜、21…
…ｐ型Si基板、22……n+型層、23……ｎ型層、24……Si
O2膜（熱酸化）、25……Si3N4膜、26……SiO2膜（CV
D）、27……溝、28a,28b……コーナー、29……多結晶シ
リコン膜、32……SiO2膜（CVD）、34……p+型層、36…
…SiO2膜（熱酸化）、38……多結晶シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−124141（ＪＰ，Ａ) 特開 昭60−18930（ＪＰ，Ａ) 特開 昭63−111643（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765
Claims (3)
- 【請求項１】素子分離領域に溝が形成された半導体基板
上に、常圧、減圧CVD法またはスパッタ法により溝上部
で厚く溝底部で薄くなるようにSiO2からなる堆積膜を堆
積する工程と、不純物をイオン注入して前記堆積膜の膜
厚差を利用して前記溝底部の基板表面に選択的に不純物
添加層を形成する工程と、前記溝を埋込んで素子分離構
造を形成する工程とを具備したことを特徴とする半導体
装置の製造方法。 - 【請求項２】素子分離領域に溝が形成された半導体基板
上に、スパッタ法により溝上部で厚く溝底部で薄くなる
ようにAlからなる堆積膜を堆積する工程と、不純物をイ
オン注入して前記堆積膜の膜厚差を利用して前記溝底部
の基板表面に選択的に不純物添加層を形成する工程と、
前記堆積膜を除去した後に前記溝を埋込んで素子分離構
造を形成する工程とを具備したことを特徴とする半導体
装置の製造方法。 - 【請求項３】前記堆積膜を堆積する工程の前に、前記溝
部の上部コーナーで薄く下部コーナーで厚くなるように
前記基板表面に被膜を形成する工程と、この被膜の全部
または一部をエッチング除去することにより前記基板の
表面を露出させる工程とをさらに具備したことを特徴と
する請求項１または２記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078748A JP2763105B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製造方法 |
| US07/302,915 US4931409A (en) | 1988-01-30 | 1989-01-30 | Method of manufacturing semiconductor device having trench isolation |
| DE3902701A DE3902701A1 (de) | 1988-01-30 | 1989-01-30 | Verfahren zur herstellung einer halbleiteranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078748A JP2763105B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251736A JPH01251736A (ja) | 1989-10-06 |
| JP2763105B2 true JP2763105B2 (ja) | 1998-06-11 |
Family
ID=13670510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078748A Expired - Fee Related JP2763105B2 (ja) | 1988-01-30 | 1988-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763105B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283520A (ja) * | 1992-03-31 | 1993-10-29 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124141A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6018930A (ja) * | 1983-07-13 | 1985-01-31 | Hitachi Ltd | 半導体装置の製造法 |
| JPS61107756A (ja) * | 1984-10-31 | 1986-05-26 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-03-31 JP JP63078748A patent/JP2763105B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01251736A (ja) | 1989-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |