JP2762974B2 - 半導体容器 - Google Patents
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-
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体容器に関し、
特に超高周波電力増幅用半導体装置の半導体容器に関す
る。
特に超高周波電力増幅用半導体装置の半導体容器に関す
る。
【０００２】
【従来の技術】高周波電力増幅装置の高周波利得を低下
させないためには、半導体容器の金属（又はメタライズ
パターン）で遮蔽された断面を小型化し、入出力のアイ
ソレーションを向上させ、かつ遮断周波数を上げること
が必要とされている。
させないためには、半導体容器の金属（又はメタライズ
パターン）で遮蔽された断面を小型化し、入出力のアイ
ソレーションを向上させ、かつ遮断周波数を上げること
が必要とされている。
【０００３】このような課題を満足させる構造として、
超高周波電力増幅用半導体装置の従来の半導体容器は、
図３（Ａ）〜図３（Ｃ）に示すように、セラミック層
（セラミック基板）１と、半導体素子１６を搭載するた
めのメタライズパターン５と、入力端子９と、出力端子
１０と、接地端子１１Ａおよび１１Ｂと、入力端子９を
半導体素子１６の入力電極に金属細線１８で電気的に接
続するための配線パターン６と、出力端子１０を半導体
素子１６の入力電極に金属細線１８で電気的に接続する
ための配線パターン７と、接地端子１１Ａおよび１１Ｂ
を半導体素子の接地電極に金属細線２０で電気的に接続
するための配線（接地）パターン８Ａ及び８Ｂと、接地
配線パターン８Ａ及び８Ｂの一部に封止金属ロー材１７
の流れ止め用に設けられた凹部（非メタライズ領域から
なる溝）２２Ａ、２２Ｂと、セラミック基板１に接着さ
れ、接地配線パターン８Ａ及び８Ｂに接する内壁がメタ
ライズ（図中１２で示す）され、かつキャップ１４の封
止メタライズ層１５と気密封止するためのメタライズ層
１３を有する中空のセラミック層２１と、を備えて構成
されていた。なお、接地配線パターン８Ａ、８Ｂに設け
た金属ロー材流れ止め用の凹部（非メタライズ領域）２
２Ａ、２２Ｂの深さは数μｍ程度とされる。
超高周波電力増幅用半導体装置の従来の半導体容器は、
図３（Ａ）〜図３（Ｃ）に示すように、セラミック層
（セラミック基板）１と、半導体素子１６を搭載するた
めのメタライズパターン５と、入力端子９と、出力端子
１０と、接地端子１１Ａおよび１１Ｂと、入力端子９を
半導体素子１６の入力電極に金属細線１８で電気的に接
続するための配線パターン６と、出力端子１０を半導体
素子１６の入力電極に金属細線１８で電気的に接続する
ための配線パターン７と、接地端子１１Ａおよび１１Ｂ
を半導体素子の接地電極に金属細線２０で電気的に接続
するための配線（接地）パターン８Ａ及び８Ｂと、接地
配線パターン８Ａ及び８Ｂの一部に封止金属ロー材１７
の流れ止め用に設けられた凹部（非メタライズ領域から
なる溝）２２Ａ、２２Ｂと、セラミック基板１に接着さ
れ、接地配線パターン８Ａ及び８Ｂに接する内壁がメタ
ライズ（図中１２で示す）され、かつキャップ１４の封
止メタライズ層１５と気密封止するためのメタライズ層
１３を有する中空のセラミック層２１と、を備えて構成
されていた。なお、接地配線パターン８Ａ、８Ｂに設け
た金属ロー材流れ止め用の凹部（非メタライズ領域）２
２Ａ、２２Ｂの深さは数μｍ程度とされる。
【０００４】図３（Ａ）は、従来の半導体容器の平面
図、図２（Ｂ）は図２（Ａ）のＡ−Ａ′線に沿った断面
を示す図、図２（Ｃ）は図３（Ａ）のＢ−Ｂ′線に沿っ
た断面を示す図である。
図、図２（Ｂ）は図２（Ａ）のＡ−Ａ′線に沿った断面
を示す図、図２（Ｃ）は図３（Ａ）のＢ−Ｂ′線に沿っ
た断面を示す図である。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
容器は、キャップ１４を上にして封止する際には、封止
用金属ロー材が半導体容器のメタライズ１２の側面に沿
って流れ、接地配線パターン８Ａ、８Ｂに設けた金属ロ
ー材流れ止め用の凹部（非メタライズ領域）２２Ａ、２
２Ｂを越え、接地用金属細線に触れて金属細線を溶断す
る不具合があり、逆にキャップを下にして封止する際に
は、封止部の気密性が悪く、気密不良を発生するという
不具合があった。
容器は、キャップ１４を上にして封止する際には、封止
用金属ロー材が半導体容器のメタライズ１２の側面に沿
って流れ、接地配線パターン８Ａ、８Ｂに設けた金属ロ
ー材流れ止め用の凹部（非メタライズ領域）２２Ａ、２
２Ｂを越え、接地用金属細線に触れて金属細線を溶断す
る不具合があり、逆にキャップを下にして封止する際に
は、封止部の気密性が悪く、気密不良を発生するという
不具合があった。
【０００６】従って、本発明は上記問題点に鑑みて為さ
れたものであって、キャップを封止する際、封止用金属
ロー材が接地用配線を溶断することを防止する半導体容
器を提供することを目的とする。
れたものであって、キャップを封止する際、封止用金属
ロー材が接地用配線を溶断することを防止する半導体容
器を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体素子を搭載し該半導体素子を外部
端子に接続するためのメタライズパターンを備えたセラ
ミック基板と、内壁にシールド用メタライズ層を有し前
記半導体素子を取り囲むようにして配設される中空のセ
ラミック層と、を有する半導体素子の容器において、前
記セラミック基板が２層からなり、第１のセラミック層
には外部端子と前記半導体素子を電気的に接続するため
のメタライズパターン及び一側端面上にシールド用の接
地メタライズパターンを備え、前記第２のセラミック層
には前記半導体素子を接着するためのメタライズパター
ンと、前記第１のセラミック層に形成された外部端子と
前記半導体素子とを電気的に接続するための前記メタラ
イズパターンと前記半導体素子とを接続するためのメタ
ライズパターンと、を備え、前記第２のセラミック層の
前記接地用メタライズパターンの前記中空セラミック層
に接する領域に封着シール材流れ止め用の穴を設け、前
記第１のセラミック層に形成された前記シールド用の接
地メタライズパターンと電気的に接続されたことを特徴
とする半導体容器を提供する。
め、本発明は、半導体素子を搭載し該半導体素子を外部
端子に接続するためのメタライズパターンを備えたセラ
ミック基板と、内壁にシールド用メタライズ層を有し前
記半導体素子を取り囲むようにして配設される中空のセ
ラミック層と、を有する半導体素子の容器において、前
記セラミック基板が２層からなり、第１のセラミック層
には外部端子と前記半導体素子を電気的に接続するため
のメタライズパターン及び一側端面上にシールド用の接
地メタライズパターンを備え、前記第２のセラミック層
には前記半導体素子を接着するためのメタライズパター
ンと、前記第１のセラミック層に形成された外部端子と
前記半導体素子とを電気的に接続するための前記メタラ
イズパターンと前記半導体素子とを接続するためのメタ
ライズパターンと、を備え、前記第２のセラミック層の
前記接地用メタライズパターンの前記中空セラミック層
に接する領域に封着シール材流れ止め用の穴を設け、前
記第１のセラミック層に形成された前記シールド用の接
地メタライズパターンと電気的に接続されたことを特徴
とする半導体容器を提供する。
【０００８】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【０００９】図１は、本発明に係る半導体容器の一実施
形態を示す。図１（Ａ）は平面図、図１（Ｂ）は図１
（Ａ）のＡ−Ａ′線の断面図、図１（Ｃ）は図１（Ａ）
のＢ−Ｂ′線の断面図である。
形態を示す。図１（Ａ）は平面図、図１（Ｂ）は図１
（Ａ）のＡ−Ａ′線の断面図、図１（Ｃ）は図１（Ａ）
のＢ−Ｂ′線の断面図である。
【００１０】本実施形態の半導体容器は、図１に示すよ
うに、第１のセラミック基板２Ａと、第２のセラミック
基板２Ｂと、両セラミック基板の接合部に設けられた接
地用メタライズ層３と、半導体素子１６を搭載するため
のメタライズパターン５と、入力端子９と、出力端子１
０と、接地端子１１Ａ及び１１Ｂと、入力端子９を半導
体素子１６の入力電極に金属細線１８で電気的に接続す
るための配線パターン６と、出力端子１０を半導体素子
１６の入力電極に金属細線１９で電気的に接続するため
の配線パターン７と、接地端子１１Ａ及び１１Ｂを半導
体素子の接地電極に金属細線２０で電気的に接続するた
めの配線（接地）パターン８Ａ及び８Ｂと、第２のセラ
ミック基板２Ｂに接着され、接地配線パターン８Ａ及び
８Ｂに接する内壁がメタライズ（１２）され、かつキャ
ップ１４の封止メタライズ層１５と気密封止するための
メタライズ層１３を有する中空のセラミック層２１と、
第２のセラミック基板２Ｂの接地用メタライズパターン
の中空セラミック層２１に接する部分に封着シール材流
れ止め用の穴４Ａ及び４Ｂと、を備えて構成されてい
る。穴４Ａ及び４Ｂは第２のセラミック基板２Ｂを例え
ば穴ぐり加工して形成される。
うに、第１のセラミック基板２Ａと、第２のセラミック
基板２Ｂと、両セラミック基板の接合部に設けられた接
地用メタライズ層３と、半導体素子１６を搭載するため
のメタライズパターン５と、入力端子９と、出力端子１
０と、接地端子１１Ａ及び１１Ｂと、入力端子９を半導
体素子１６の入力電極に金属細線１８で電気的に接続す
るための配線パターン６と、出力端子１０を半導体素子
１６の入力電極に金属細線１９で電気的に接続するため
の配線パターン７と、接地端子１１Ａ及び１１Ｂを半導
体素子の接地電極に金属細線２０で電気的に接続するた
めの配線（接地）パターン８Ａ及び８Ｂと、第２のセラ
ミック基板２Ｂに接着され、接地配線パターン８Ａ及び
８Ｂに接する内壁がメタライズ（１２）され、かつキャ
ップ１４の封止メタライズ層１５と気密封止するための
メタライズ層１３を有する中空のセラミック層２１と、
第２のセラミック基板２Ｂの接地用メタライズパターン
の中空セラミック層２１に接する部分に封着シール材流
れ止め用の穴４Ａ及び４Ｂと、を備えて構成されてい
る。穴４Ａ及び４Ｂは第２のセラミック基板２Ｂを例え
ば穴ぐり加工して形成される。
【００１１】図２は、本発明の第２の実施形態を示す。
本実施形態に係る半導体容器は、前記第１の実施形態に
加えて、半導体素子１６が直接、第１のセラミック基板
２Ａに搭載されるように、第２のセラミック基板２Ｂの
所定の領域に穴を開けた構成とされている。
本実施形態に係る半導体容器は、前記第１の実施形態に
加えて、半導体素子１６が直接、第１のセラミック基板
２Ａに搭載されるように、第２のセラミック基板２Ｂの
所定の領域に穴を開けた構成とされている。
【００１２】このように、半導体素子を第１のセラミッ
ク基板に直接搭載するよう、第２のセラミック基板に穴
を設けた場合、半導体素子を搭載する際の金属ロー材が
接地用および入出力用配線パターンに付着してボンディ
ング不良を起こす不具合を防止する効果がある。
ク基板に直接搭載するよう、第２のセラミック基板に穴
を設けた場合、半導体素子を搭載する際の金属ロー材が
接地用および入出力用配線パターンに付着してボンディ
ング不良を起こす不具合を防止する効果がある。
【００１３】
【発明の効果】以上説明したように、本発明の半導体容
器は、第２のセラミック基板に設けた穴がキャップを封
止する際に金属封止ロー材の流れ止めの役割を果たし、
接地用金属細線の溶断を防止する効果がある。
器は、第２のセラミック基板に設けた穴がキャップを封
止する際に金属封止ロー材の流れ止めの役割を果たし、
接地用金属細線の溶断を防止する効果がある。
【００１４】また、本発明（請求項２）によれば、半導
体素子を第１のセラミック基板に直接搭載するよう、第
２のセラミック基板に穴を設けた場合、半導体素子を搭
載する際の金属ロー材が接地用および入出力用配線パタ
ーンに付着してボンディング不良を起こす不具合を防止
する効果がある。
体素子を第１のセラミック基板に直接搭載するよう、第
２のセラミック基板に穴を設けた場合、半導体素子を搭
載する際の金属ロー材が接地用および入出力用配線パタ
ーンに付着してボンディング不良を起こす不具合を防止
する効果がある。
【図面の簡単な説明】
【図１】（Ａ）本発明に係る半導体容器の第１の実施形
態の構成を示す平面図である。 （Ｂ）本発明に係る半導体容器の第１の実施形態の構成
を示す断面図である（図１（Ａ）のＡ−Ａ′線に沿った
断面を示す図）。 （Ｃ）本発明に係る半導体容器の第１の実施形態の構成
を示す断面図である（図１（Ａ）のＢ−Ｂ′線に沿った
断面を示す図）。
態の構成を示す平面図である。 （Ｂ）本発明に係る半導体容器の第１の実施形態の構成
を示す断面図である（図１（Ａ）のＡ−Ａ′線に沿った
断面を示す図）。 （Ｃ）本発明に係る半導体容器の第１の実施形態の構成
を示す断面図である（図１（Ａ）のＢ−Ｂ′線に沿った
断面を示す図）。
【図２】（Ａ）本発明に係る半導体容器の第２の実施形
態の構成を示す平面図である。 （Ｂ）本発明に係る半導体容器の第２の実施形態の構成
を示す断面図である（図２（Ａ）のＡ−Ａ′線に沿った
断面を示す図）。 （Ｃ）本発明に係る半導体容器の第２の実施形態の構成
を示す断面図である（図２（Ａ）のＢ−Ｂ′線に沿った
断面を示す図）。
態の構成を示す平面図である。 （Ｂ）本発明に係る半導体容器の第２の実施形態の構成
を示す断面図である（図２（Ａ）のＡ−Ａ′線に沿った
断面を示す図）。 （Ｃ）本発明に係る半導体容器の第２の実施形態の構成
を示す断面図である（図２（Ａ）のＢ−Ｂ′線に沿った
断面を示す図）。
【図３】（Ａ）従来の半導体容器の構成を示す平面図で
ある。 （Ｂ）従来の半導体容器の構成を示す断面図である（図
３（Ａ）のＡ−Ａ′線に沿った断面を示す図）。 （Ｃ）従来の半導体容器の構成を示す断面図である（図
３（Ａ）のＢ−Ｂ′線に沿った断面を示す図）。
ある。 （Ｂ）従来の半導体容器の構成を示す断面図である（図
３（Ａ）のＡ−Ａ′線に沿った断面を示す図）。 （Ｃ）従来の半導体容器の構成を示す断面図である（図
３（Ａ）のＢ−Ｂ′線に沿った断面を示す図）。
２Ａ 第１のセラミック基板 ２Ｂ 第２のセラミック基板 ３ 接地メタライズ層 ４Ａ、４Ｂ 穴
Claims (3)
- 【請求項１】半導体素子を搭載し該半導体素子を外部端
子に接続するためのメタライズパターンを備えたセラミ
ック基板と、 内壁にシールド用メタライズ層を有し前記半導体素子を
取り囲むようにして配設される中空のセラミック層と、 を有する半導体素子の容器において、 前記セラミック基板が２層からなり、第１のセラミック
層には外部端子と前記半導体素子を電気的に接続するた
めのメタライズパターン及び上面にシールド用の接地メ
タライズパターンを備え、 前記第２のセラミック層には前記半導体素子を接着する
ためのメタライズパターンと、前記第１のセラミック層
に形成された外部端子と前記半導体素子とを電気的に接
続するための前記メタライズパターンと前記半導体素子
とを接続するためのメタライズパターンと、を備え、 前記第２のセラミック層の前記接地用メタライズパター
ンの前記中空セラミック層に接する領域に封着シール材
流れ止め用の穴を設け、前記第１のセラミック層に形成
された前記シールド用の接地メタライズパターンと電気
的に接続されたことを特徴とする半導体容器。 - 【請求項２】前記第２のセラミック層の、前記半導体素
子が搭載される領域に穴をあけ、前記半導体素子が前記
第１のセラミック層に直接的に接着されることを特徴と
する請求項１記載の半導体容器。 - 【請求項３】半導体素子を搭載し該半導体素子を外部端
子に接続するためのメタライズパターンを備えたセラミ
ック基板と、 内壁にシールド用メタライズ層を有し前記半導体素子を
取り囲むようにして配設される中空のセラミック層と、
を有する半導体素子の容器において、 前記セラミック基板が複数層のセラミック層から成り、 最上のセラミック層が、下層のセラミック層の上面に配
設された接地用メタライズ層が前記中空セラミック層に
接する所定の領域に封着シール流れ止め用の穴を備えた
ことを特徴とする半導体容器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329964A JP2762974B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329964A JP2762974B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体容器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148468A JPH09148468A (ja) | 1997-06-06 |
| JP2762974B2 true JP2762974B2 (ja) | 1998-06-11 |
Family
ID=18227243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329964A Expired - Fee Related JP2762974B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体容器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762974B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005020046A (ja) * | 2003-06-23 | 2005-01-20 | Mitsubishi Electric Corp | 電磁装置およびその製造方法 |
| JP5101375B2 (ja) * | 2008-04-03 | 2012-12-19 | 日本特殊陶業株式会社 | 半導体素子収納用パッケージ |
-
1995
- 1995-11-24 JP JP7329964A patent/JP2762974B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09148468A (ja) | 1997-06-06 |
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