JP2726502B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に半導体
装置のコンタクトの製造方法に関する。
装置のコンタクトの製造方法に関する。
（従来の技術） 半導体装置におけるコンタクトホールの形成には従
来、次のような方法が用いられている。
来、次のような方法が用いられている。
以下図面を参照して従来技術によるコンタクトホール
の形成方法について説明する。
の形成方法について説明する。
第２図（ａ）〜（ｄ）は、従来のコンタクトホールの
製造工程を説明する断面図である。
製造工程を説明する断面図である。
第２図（ａ）に示すように、不純物濃度３×1015cm-3
程度のＰ型シリコン基板（１）上にヒ素（75AS+）を加
速電圧50KeV、ドーズ量３×1015cm-2程度の条件でイオ
ン注入し、不純物渡度２×1020cm-2程度のN+層（２）を
形成する。
程度のＰ型シリコン基板（１）上にヒ素（75AS+）を加
速電圧50KeV、ドーズ量３×1015cm-2程度の条件でイオ
ン注入し、不純物渡度２×1020cm-2程度のN+層（２）を
形成する。
第２図（ｂ）に示すように、CVP（Chemical Vapor De
position）法により、層間絶縁膜（３）としてシリコン
酸化膜を3000Å程度形成する。
position）法により、層間絶縁膜（３）としてシリコン
酸化膜を3000Å程度形成する。
続いて第２図（ｃ）に示すように写真触刻法によりレ
ジストパターン（４）を形成し、そのレジストパターン
（４）をマスクにしてRIE（Reactive Ion Etching）に
より、層間絶縁膜（３）をエッチングしコンタクトホー
ル（５）を開口する。
ジストパターン（４）を形成し、そのレジストパターン
（４）をマスクにしてRIE（Reactive Ion Etching）に
より、層間絶縁膜（３）をエッチングしコンタクトホー
ル（５）を開口する。
第２図（ｄ）に示すようにレジストパターン（４）を
剥離し、ポリシリコン配線層（６）を形成してN+層
（２）との間に電気的接続をとる。
剥離し、ポリシリコン配線層（６）を形成してN+層
（２）との間に電気的接続をとる。
しかしながら上記のような方法では、コンタクトホー
ルを開口する際、開口予定部を写真蝕刻法により形成さ
れたレジストパターンをマスクにエッチングしコンタク
トホールを形成していたため、コンタクトの大きさはフ
ォトマスクのデザイン値までしか縮小できず、このデザ
イン値には限界があるため、それよりも微細なコンタク
ト形成は不可能であった。
ルを開口する際、開口予定部を写真蝕刻法により形成さ
れたレジストパターンをマスクにエッチングしコンタク
トホールを形成していたため、コンタクトの大きさはフ
ォトマスクのデザイン値までしか縮小できず、このデザ
イン値には限界があるため、それよりも微細なコンタク
ト形成は不可能であった。
（発明が解決しようとする課題） 上記のようなコンタクトホールの形成方法では、コン
タクトの大きさはフォトマスクのデザイン値の限界まで
しか縮小できず素子の微納化に伴う微紬なコンタクト形
成に問題を生じてきた。
タクトの大きさはフォトマスクのデザイン値の限界まで
しか縮小できず素子の微納化に伴う微紬なコンタクト形
成に問題を生じてきた。
本発明は上述した問題を考慮してなされたもので、そ
の目的は信頼性の高い微細なコンタクトを形成する半導
体装置の製造方法を提供することにある。
の目的は信頼性の高い微細なコンタクトを形成する半導
体装置の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために本発明は、半導体基板に第
１導電型の第１の不純物領域を選択的に形成する工程
と、端部が前記第１の不純物領域上内に存在するよう
に、不純物阻止層を前記半導体基板上に形成する工程
と、前記不純物阻止層をマスクに前記第１の不純物領域
内の一部に第１導電型の不純物のィオン注入を行ない前
記第１の不純物領域より高い濃度の第２の不純物領域を
形成する工程と、前記不純物注入阻止層を除去する工程
と、前記半導体基板を酸化して、前記第１の不純物領域
上に第１の酸化膜を形成し、かつこの第１の酸化膜より
厚くかつこの第１の酸化膜と緩やかな形状で連結した第
２の酸化膜を前記第２の不純物領域上に形成する工程
と、前記第１の不純物領域の少なくとも一部が露出する
様、前記第１の酸化膜及び前記第２の酸化膜をエッチン
グし、コンタクトホールを開口する工程と、このコンタ
クトホール部に配線層を形成する工程とを備えたことを
特徴とする半導体装置の製造方法である。
１導電型の第１の不純物領域を選択的に形成する工程
と、端部が前記第１の不純物領域上内に存在するよう
に、不純物阻止層を前記半導体基板上に形成する工程
と、前記不純物阻止層をマスクに前記第１の不純物領域
内の一部に第１導電型の不純物のィオン注入を行ない前
記第１の不純物領域より高い濃度の第２の不純物領域を
形成する工程と、前記不純物注入阻止層を除去する工程
と、前記半導体基板を酸化して、前記第１の不純物領域
上に第１の酸化膜を形成し、かつこの第１の酸化膜より
厚くかつこの第１の酸化膜と緩やかな形状で連結した第
２の酸化膜を前記第２の不純物領域上に形成する工程
と、前記第１の不純物領域の少なくとも一部が露出する
様、前記第１の酸化膜及び前記第２の酸化膜をエッチン
グし、コンタクトホールを開口する工程と、このコンタ
クトホール部に配線層を形成する工程とを備えたことを
特徴とする半導体装置の製造方法である。
（作用） 本発明のコンタクトホールの形成方法によれば、半導
体基板表面付近の不純物渡度の異なる領域を形成するこ
とにより、半導体基板上に形成される酸化膜の膜厚が異
なり薄い酸化漢の少なくとも一部にコンタクトを形成す
る。
体基板表面付近の不純物渡度の異なる領域を形成するこ
とにより、半導体基板上に形成される酸化膜の膜厚が異
なり薄い酸化漢の少なくとも一部にコンタクトを形成す
る。
（実施例） 以下図面を参照して本発明の実施例を詳組に説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明の実施例によるコンタ
クトホールの製造工程を説明する断面図である。
クトホールの製造工程を説明する断面図である。
以下製造工程に従って説明する。
第１図（ａ）に示すように、Ｐ型シリコン基板（20
1）にシリコン酸化膜を、例えば200Å程度形成し、さら
に全面に4000Å程度のポリシリコン層を形成した後、全
面にPOCl3で31P+を拡散する。その後写真蝕刻法により
パターニングしてゲート酸化膜（202）及び、ゲート電
極（203）を形成しそれをマスクにシリコン基板（201）
表面に31P+を加速電圧40KeV、ドーズ量２×1013cm-2程
度でイオン注入しN-層（204）を形成する。この時ゲー
ト電極（203）にもイオン注入が行なわれる。
1）にシリコン酸化膜を、例えば200Å程度形成し、さら
に全面に4000Å程度のポリシリコン層を形成した後、全
面にPOCl3で31P+を拡散する。その後写真蝕刻法により
パターニングしてゲート酸化膜（202）及び、ゲート電
極（203）を形成しそれをマスクにシリコン基板（201）
表面に31P+を加速電圧40KeV、ドーズ量２×1013cm-2程
度でイオン注入しN-層（204）を形成する。この時ゲー
ト電極（203）にもイオン注入が行なわれる。
次に第１図（ｂ）に示すように、CVP法によりシリコ
ン酸化膜を3000Å程度形成し、その後RIEでエッチング
しゲート電極（203）の側壁にシリコン酸化腹（205）を
形成する。その後レジストパターン（206）を形成し、
75As+を加速電圧50KeV、ドーズ量３×1015cm-2程度でイ
オン注入し、LDD（Lightly Doped Drain）MOSトランジ
スタ構造のN+層（207）を形成する。
ン酸化膜を3000Å程度形成し、その後RIEでエッチング
しゲート電極（203）の側壁にシリコン酸化腹（205）を
形成する。その後レジストパターン（206）を形成し、
75As+を加速電圧50KeV、ドーズ量３×1015cm-2程度でイ
オン注入し、LDD（Lightly Doped Drain）MOSトランジ
スタ構造のN+層（207）を形成する。
第１図（ｃ）に示すように、レジストパターン（20
6）を剥離後、熱酸化を行ないシリコン酸化膜を形成す
る。不純物濃度の違いにより、N+層（207）上にはシリ
コン酸化摸（208）が約1500Å程度形成され、N-層（20
4）上にはシリコン酸化漠（209）が約200Å程度形成さ
れゲート電極（203）上には、シリコン酸化膜（210）が
約1500Å程度形成される。
6）を剥離後、熱酸化を行ないシリコン酸化膜を形成す
る。不純物濃度の違いにより、N+層（207）上にはシリ
コン酸化摸（208）が約1500Å程度形成され、N-層（20
4）上にはシリコン酸化漠（209）が約200Å程度形成さ
れゲート電極（203）上には、シリコン酸化膜（210）が
約1500Å程度形成される。
第１図（ｄ）に示すように、RICにより薄いシリコン
酸化膜（209）を除去してコンタクトホール（211）を開
口する。
酸化膜（209）を除去してコンタクトホール（211）を開
口する。
第１（ｅ）に示すように、75As+を加速電圧40KeV、ド
ーズ量５×1015cm-2程度の条件でイオン注入を行ない、
N-層（204）にN+層（212）を形成する。その後、CVD法
により全面にポリシリコンからなる導電体層を形成し、
所定のパターニングを行なって配線層（213）を形成す
る。
ーズ量５×1015cm-2程度の条件でイオン注入を行ない、
N-層（204）にN+層（212）を形成する。その後、CVD法
により全面にポリシリコンからなる導電体層を形成し、
所定のパターニングを行なって配線層（213）を形成す
る。
以上のような実施例の半導体装置の製造方法による
と、コンタクトホール（211）の大きさはゲート電極（2
03）端と、N+層（207）上に形成されたシリコン酸化膜
（208）端で規定され、自己整合的なコンタクトを形成
できる。N+層（207）形成の際、マスクとなるレジスト
パターン（206）下のシリコン基板領域内にN+層が広が
ることにより、パターンよりも微細なコンタクトを形成
することができ、且つ、レジストパターン（206）のサ
イズやマスク合わせの精度に余裕をもって微細なコンタ
クトを形成することができる。
と、コンタクトホール（211）の大きさはゲート電極（2
03）端と、N+層（207）上に形成されたシリコン酸化膜
（208）端で規定され、自己整合的なコンタクトを形成
できる。N+層（207）形成の際、マスクとなるレジスト
パターン（206）下のシリコン基板領域内にN+層が広が
ることにより、パターンよりも微細なコンタクトを形成
することができ、且つ、レジストパターン（206）のサ
イズやマスク合わせの精度に余裕をもって微細なコンタ
クトを形成することができる。
尚、本発明の実施例においては、コンタクトホールを
開口後シリコン基板にイオン注入を行ない、N+層を形成
しているが導電体層の形成後に全面イオン注入を行なっ
ても、実施例同様の効果を得ることができることは言う
までもない。
開口後シリコン基板にイオン注入を行ない、N+層を形成
しているが導電体層の形成後に全面イオン注入を行なっ
ても、実施例同様の効果を得ることができることは言う
までもない。
［発明の効果］ 以上詳述したように、本発明の半導体装置の製造方法
によれば、微細なコンタクトを形成することができ、コ
ンタクトホール上に形成された配線層の段切れを防止
し、信頼性を向上させることができる。
によれば、微細なコンタクトを形成することができ、コ
ンタクトホール上に形成された配線層の段切れを防止
し、信頼性を向上させることができる。
第１図（ａ）〜（ｅ）は本発明の実施例の半導体装置の
製造工程を説明する断面図、 第２図（ａ）〜（ｄ）は従来技術における半導体装置の
製造工程を説明する断面図である。 １、201……Ｐ型シリコン基板、 ４、206……レジストパターン、 ２、207、212……N+層、 ３、208、209、210……シリコン酸化膜、 ５、211……コンタクトホール、 ６、213……配線層（導電体層）、 203……ゲート電極、 204……N-層、 205……ゲート電極側壁シリコン酸化膜。
製造工程を説明する断面図、 第２図（ａ）〜（ｄ）は従来技術における半導体装置の
製造工程を説明する断面図である。 １、201……Ｐ型シリコン基板、 ４、206……レジストパターン、 ２、207、212……N+層、 ３、208、209、210……シリコン酸化膜、 ５、211……コンタクトホール、 ６、213……配線層（導電体層）、 203……ゲート電極、 204……N-層、 205……ゲート電極側壁シリコン酸化膜。
フロントページの続き (56)参考文献 特開 昭49−122670（ＪＰ，Ａ) 特開 昭60−21521（ＪＰ，Ａ) 特開 昭53−112668（ＪＰ，Ａ) 特開 昭64−27245（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板に第１導電型の第１の不純物領
域を選択的に形成する工程と、 端部が前記第１の不純物領域上内に存在するように、不
純物阻止層を前記半導体基板上に形成する工程と、 前記不純物阻止層をマスクに前記第１の不純物領域内の
一部に第１導電型の不純物のィオン注入を行ない前記第
１の不純物領域より高い濃度の第２の不純物領域を形成
する工程と、 前記不純物注入阻止層を除去する工程と、 前記半導体基板を酸化して、前記第１の不純物領域上に
第１の酸化膜を形成し、かつこの第１の酸化膜より厚く
かつこの第１の酸化膜と緩やかな形状で連結した第２の
酸化膜を前記第２の不純物領域上に形成する工程と、 前記第１の不純物領域の少なくとも一部が露出する様、
前記第１の酸化膜及び前記第２の酸化膜をエッチング
し、コンタクトホールを開口する工程と、 このコンタクトホール部に配線層を形成する工程とを備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205671A JP2726502B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
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