[go: up one dir, main page]

JP2717645B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

Info

Publication number
JP2717645B2
JP2717645B2 JP8349651A JP34965196A JP2717645B2 JP 2717645 B2 JP2717645 B2 JP 2717645B2 JP 8349651 A JP8349651 A JP 8349651A JP 34965196 A JP34965196 A JP 34965196A JP 2717645 B2 JP2717645 B2 JP 2717645B2
Authority
JP
Japan
Prior art keywords
metal
gate electrode
semiconductor device
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8349651A
Other languages
English (en)
Other versions
JPH09186327A (ja
Inventor
ソン ドゥ−ヘオン
Original Assignee
エルジー セミコン カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー セミコン カンパニー リミテッド filed Critical エルジー セミコン カンパニー リミテッド
Publication of JPH09186327A publication Critical patent/JPH09186327A/ja
Application granted granted Critical
Publication of JP2717645B2 publication Critical patent/JP2717645B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0137—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係るもので、詳しくはブリッジの発生を防止する
技術に関する。
【０００２】
【従来の技術】近来、半導体の小型化及び高集積化に伴
い、ソース／ドレイン領域を形成する場合、この領域を
浅い接合(shallow junction)にて形成している。併し、
その浅い接合を低濃度のドレイン(lightly doped drai
n：ＬＤＤ）を有する素子のようにｎ+ 又はｐ+ 不純物
イオンの注入を施すだけで形成すると、シーツ抵抗が急
激に高くなって半導体素子に悪影響を及ぼす。
【０００３】そこで、このような欠点を解決するため、
ソース／ドレイン領域を形成した後、半導体基板上の全
面に金属層を形成して不純物領域とポリシリコンのゲー
ト電極を前記金属層と反応させた後、湿式エッチングを
施し、サイドウォール上の金属層を除去して前記ゲート
電極及びソース／ドレイン領域の上面に、夫々ポリシリ
サイド及びシリサイドを形成してシーツ抵抗の低下を防
止する技術がある。
【０００４】以下、このような従来の半導体素子の製造
方法を、図５（Ａ）〜（Ｃ）に基づいて説明する。先
ず、図５（Ａ）に示すように、半導体基板１上にゲート
酸化膜２を形成し、該ゲート酸化膜２の上にポリシリコ
ン膜３を蒸着する。次いで、該ポリシリコン膜３の上に
フォトレジスト層（図示せず）を塗布し、通常のフォト
リソーグラフィ(photo lithography）をほどこしてパタ
ーニングした後、エッチングしてゲート電極３を形成す
る。
【０００５】次いで、該ゲート電極３をマスクとして半
導体基板１の内に不純物イオン(impurity ion)を注入
し、低濃度の不純物領域４(lightly doped drain：ＬＤ
Ｄ）を形成する。次いで、前記半導体基板１上に絶縁膜
を形成してエッチングを施し、前記ゲート酸化膜２及び
ゲート電極３の側面にサイドウォールスペーサ５(side
wall spacer）を形成する。次いで、前記ゲート電極３
及びサイドウォールスペーサ５をマスクとして前記半導
体基板１内に不純物イオンを注入し、高濃度の不純物領
域６のソース／ドレイン領域を形成する。
【０００６】次いで、図５（Ｂ）に示すように、前記ゲ
ート電極３及びサイドウォールスペーサ５が形成された
半導体基板１の全面に電導層の金属膜７を形成する。次
いで、図５（Ｃ）に示すように、湿式エッチングを施
し、サイドウォールスペーサ５上の金属膜を除去し、ゲ
ート電極３の上面及びソース／ドレイン領域６の上面
に、金属膜と反応して形成されたシリサイド層（silici
de）８及びポリサイド層９を形成する。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来の金属層を用いる半導体素子の製造方法においては、
サイドウォールスペーサ５の上面の金属層７を湿式エッ
チングして除去するとき、該サイドウォールスペーサ５
の上面から金属層７が完全に除去されず、該金属層の一
部が残ってゲート電極３とソース／ドレイン領域６のブ
リッジ現象が発生し、半導体素子が電気的に短絡するお
それがあった。
【０００８】本発明はこのような従来の課題に鑑みてな
されたもので、金属層及びシリコンの反応層を食刻する
ときに、ソース／ドレイン領域とゲート電極間のブリッ
ジの発生を防止し得る半導体素子の製造方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体素子の製造方法は、半導体の基板上に
ゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極
を形成し、該ゲート電極上に任意層(disposable layer)
の絶縁膜を形成してパターニングする段階と、該パター
ニングされたパターンをマスクとして、不純物イオン注
入を施し、前記半導体基板に低濃度の不純物領域を形成
する段階と、該パターンの両方側面に第１サイドウォー
ルスペーサを形成する段階と、前記パターン及び第１サ
イドウォールスペーサをマスクとして不純物イオンを注
入し、前記半導体基板上に高濃度の不純物領域を形成す
る段階と、前記任意層の絶縁膜を除去する段階と、前記
第１サイドウォールスペーサの側面及び前記ゲート電極
上に第２サイドウォールスペーサを形成する段階と、前
記ゲート電極及び前記高濃度不純物領域上に金属及びシ
リコンの反応層を形成する段階と、を順次行う方法であ
る。
【００１０】かかる製造方法によれば、ゲート電極を覆
うように絶縁膜、第１サイドウォールを形成してから不
純物イオンが注入される。また、絶縁膜を除去した領域
に第２サイドウォールが形成されるので、電気的に短絡
しやすいゲート電極と高濃度不純物領域間の経路が延長
される。そして、この状態で反応層が形成される。請求
項２の発明にかかる半導体素子の製造方法では、前記第
１サイドウォールスペーサは、第２サイドウォールスペ
ーサよりもエッチ選択比(etch selectivity)の高い材料
である。
【００１１】請求項３の発明にかかる半導体素子の製造
方法では、前記不純物領域はソース／ドレイン領域であ
って、該ソース／ドレイン領域上の金属とシリコンの反
応層はシリサイドによって形成され、前記ゲート電極上
の金属及びシリコンの反応層はポリシリサイドによって
形成される。請求項４の発明にかかる半導体素子の製造
方法では、前記任意層の絶縁膜は酸化膜であり、前記第
１サイドウォールスペーサは窒化膜で形成されている。
【００１２】請求項５の発明にかかる半導体素子の製造
方法では、前記任意層の絶縁膜は窒化膜であり、前記第
１サイドウォールスペーサは酸化膜で形成されている。
請求項６の発明にかかる半導体素子の製造方法では、前
記ゲート電極はポリシリコンで形成されている。請求項
７の発明にかかる半導体素子の製造方法では、前記金属
及びシリコンの反応層は、前記任意層の絶縁膜を除去し
た後、前記半導体基板に金属イオンを注入する段階と、
熱処理を施して該金属と前記半導体基板と前記ゲート電
極とを反応させる段階と、を行って形成される。
【００１３】請求項８の発明にかかる半導体素子の製造
方法では、前記金属は、Ｃｏ，Ｍｏ、Ｗ及び、Ｔｉの中
から何れ一つを選択して使用される。請求項９の発明に
かかる半導体素子の製造方法では、前記金属イオンを注
入する段階は、前記半導体基板の温度を３００〜４００
℃に維持して金属イオンを注入する段階である。
【００１４】請求項１０の発明にかかる半導体素子の製
造方法では、前記金属イオンを注入する段階は、前記半
導体基板の温度を３００〜４００℃に維持して金属イオ
ンを注入する段階である。請求項１１の発明にかかる半
導体素子の製造方法では、前記金属イオンを注入する段
階は、濃度（dose）を１〜７×１０15／ｃｍ，エネルギ
ーを２０〜３０ＫｅＶとする条件の下で金属イオンを注
入する段階である。
【００１５】請求項１２の発明にかかる半導体素子の製
造方法では、前記ゲート電極及び前記高濃度不純物領域
上に金属とシリコンの反応層を形成する段階を行った
後、前記第１サイドウォールスペーサ及び第２サイドウ
ォールスペーサを除去した段階を追加して行うようにし
ている。請求項１３の発明にかかる半導体素子の製造方
法では、前記金属及びシリコンの反応層を形成する段階
は、任意層の絶縁膜を除去した後、ゲート電極及び高濃
度不純物領域が形成された半導体基板上にスパタリング
を施して金属層を形成し、熱処理を施して金属及びゲー
ト電極を反応させて前記反応層を形成する段階である。
【００１６】請求項１４の発明にかかる半導体素子の製
造方法では、前記金属層を形成し、熱処理を施して金属
及びゲート電極を反応させた後、第１サイドウォールス
ペーサ及び第２サイドウォールスペーサを除去する段階
を追加して行うようにした。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図４に基づいて説明する。尚、図５と同一要素のもの
については同一符号を付して説明は省略する。先ず、図
１（Ａ）に示すように、半導体基板１上に誘電体(diele
ctric)としてゲート絶縁膜１０を形成する。
【００１８】次いで、図１（Ｂ）に示すように、ゲート
絶縁膜１０上にポリシリコンのゲート電極１１を形成し
た後、図１（Ｃ）に示すようにゲート電極１１上に任意
層（disposable layer）として絶縁膜１３を形成する。
次いで、図２（Ｄ）に示すように、前記半導体基板１上
にフォトリソグラフィを施してゲート絶縁膜１０、ゲー
ト電極１１及び絶縁膜１２のパターンを形成する。
【００１９】次いで、前記パターンをマスクとして不純
物イオン注入を施して前記半導体基板１内に低濃度不純
物領域４を形成する。次いで、図２（Ｅ）に示すよう
に、前記半導体基板１及び任意層の絶縁膜１２上に他の
絶縁層を形成した後、該絶縁層をエッチングして前記パ
ターンの両方側面に第１サイドウォールスペーサ１３を
形成する。ここで、前記サイドウォールスペーサ１３は
前記絶縁膜１２に比べてエッチ選択比(etch selectivit
y)の高い窒化膜であり、該絶縁膜１２は酸化膜である。
但し、これに限定されず、これらの材料を相互に替えて
形成することもできる。
【００２０】次いで、図２（Ｆ）に示すように、前記パ
ターン及び前記第１サイドウォールスペーサ１３をマス
クとして不純物イオンを注入し、前記半導体基板１に高
濃度の不純物領域であるドレイン／ソース領域６を形成
する。次いで、図３（Ｇ）に示すように、前記絶縁膜１
２を湿式エッチ(wet etch)を施して除去する。
【００２１】次いで、図３（Ｈ）に示すように、前記半
導体基板１上に他の絶縁膜を形成した後、該絶縁膜をエ
ッチングして前記第１サイドウォールスペーサ１３の側
面及び前記ゲート電極１１の上面に第２サイドウォール
スペーサ１４を形成する。次いで、図４（Ｉ）に示すよ
うに、前記ゲート電極１１を含む前記半導体基板１の全
面に転移金属を蒸着もしくはイオン注入して、前記半導
体基板１と前記ゲート電極１１上に金属及びシリコンの
反応層を形成する。即ち、前記転移金属を半導体基板１
と反応させることにより、前記半導体基板１内のソース
／ドレイン領域６、ゲート電極１１上には、夫々、シリ
サイド(silicide)層１８、ポリシリサイド層１９が形成
される。
【００２２】以後、前記第１サイドウォールスペーサ１
３及び第２サイドウォールスペーサ１４上の金属層を湿
式エッチングにより除去する。この場合、前記金属及び
シリコンの反応層は前記半導体基板１に金属をイオン注
入して熱処理を施して形成することができるし、前記金
属はＣｏ、Ｍｏ、Ｗ及びＴｉ中から何れ一つを選択して
使用することができる。
【００２３】且つ、前記熱処理の温度は約６００〜８５
０℃であり、前記金属イオンを注入する条件は濃度(dos
e)が約１〜７×１０15／cm、エネルギーが２０〜３０Ｋ
ｅＶとなる条件である。又、前記金属層はスパタリング
(sputtering)を施して形成することもできる。次いで、
図４（Ｊ）に示すように、第１サイドウォールスペーサ
１３及び第２サイドウォールスペーサ１４を乾式食刻又
は湿式食刻を施して除去する。
【００２４】かかる製造方法によれば、第１サイドウォ
ールスペーサ１３、第２サイドウォールスペーサ１４が
形成されて、ソース／ドレイン領域とゲート電極間の経
路が長くなるため、反応層の形成時にソース／ドレイン
領域とゲート電極間でブリッジ現象が発生するのを防止
することができる。また、ゲート絶縁膜１０を、絶縁物
からなる第１サイドウォールスペーサ１３及び絶縁膜１
２でマスクして不純物イオンを注入するため、ゲート酸
化膜１０の損傷を防止することができる。
【００２５】さらに、自己整合コンタクト(self-align
contact)のとき、マージン(margin)を得ることができ
る。以上、本発明の一つの実施例に対し図面を用いて説
明したが本発明はこの実施形態に限定されず、特許請求
範囲をはずれない範囲内で多様に変更して使用するこの
ができる。
【００２６】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体素子の製造方法によれば、電気的に短絡し
やすいゲート電極と高濃度不純物領域間の経路が延長さ
れてから反応層が形成されるので、ゲート電極と高濃度
不純物領域間のブリッジ(bridge)現象の発生を防止し得
るという効果がある。又、ゲート電極を絶縁膜及び第１
サイドウォールでマスクして不純物イオンを注入し、低
濃度及び高濃度の不純物領域を形成するようになってい
るため、不純物がゲート電極を貫通する従来の問題点を
解決し得る効果がある。又、自己整合によりコンタクト
(self-aligned contact)を形成するとき、十分なマージ
ン(margin)を確保し得る効果がある。
【００２７】請求項２の発明にかかる半導体素子の製造
方法によれば、第１サイドウォール、第２サイドウォー
ルを除去するときに第１サイドウォールの方を早くエッ
チングすることができる。請求項３の発明にかかる半導
体素子の製造方法によれば、夫々、からなるソース／ド
レイン領域上にシリサイド層を有し、ゲート電極上にポ
リシリサイド層を有する半導体素子を形成することがで
きる。
【００２８】請求項４の発明にかかる半導体素子の製造
方法によれば、ゲート電極を酸化膜からなる絶縁膜、窒
化膜からなる第１サイドウォールで保護することができ
る。請求項５の発明にかかる半導体素子の製造方法によ
れば、ゲート電極を窒化膜からなる絶縁膜、酸化膜から
なる第１サイドウォールで保護することができる。請求
項６の発明にかかる半導体素子の製造方法によれば、ポ
リシリコンからなるゲート電極を有する半導体素子を形
成することができる。
【００２９】請求項７〜請求項１１の発明にかかる半導
体素子の製造方法によれば、金属及びシリコンの反応層
を形成することができる。請求項１２の発明にかかる半
導体素子の製造方法によれば、第１サイドウォール及び
第２サイドウォールが最終的には除去されるので、たと
え最終的な半導体素子に適切でない材料であっても、中
間工程で最適な材料を選択して第１サイドウォール及び
第２サイドウォールを形成することができる。
【００３０】請求項１３、請求項１４の発明にかかる半
導体素子の製造方法によれば、ゲート電極上に反応層を
形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
【図２】同上工程工程断面図。
【図３】同上工程工程断面図。
【図４】同上工程工程断面図。
【図５】従来の工程断面図。
【符号の説明】
１ 半導体基板 ４ 低濃度の不純物領域 ６ ドレイン／ソース領域（高濃度の不純物領域） １０ ゲート絶縁膜 １１ ゲート電極 １２ 絶縁層 １３ 第１サイドウォールスペーサ １４ 第２サイドウォールスペーサ １８ シリサイド層 １９ ポリシリサイド層

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体の基板上にゲート絶縁膜を形成し、
    該ゲート絶縁膜上にゲート電極を形成し、該ゲート電極
    上に任意層(disposable layer)の絶縁膜を形成してパタ
    ーニングする段階と、 該パターニングされたパターンをマスクとして、不純物
    イオン注入を施し、前記半導体基板に低濃度の不純物領
    域を形成する段階と、 該パターンの両方側面に第１サイドウォールスペーサを
    形成する段階と、 前記パターン及び第１サイドウォールスペーサをマスク
    として不純物イオンを注入し、前記半導体基板上に高濃
    度の不純物領域を形成する段階と、 前記任意層の絶縁膜を除去する段階と、 前記第１サイドウォールスペーサの側面及び前記ゲート
    電極上に第２サイドウォールスペーサを形成する段階
    と、 前記ゲート電極及び前記高濃度不純物領域上に金属及び
    シリコンの反応層を形成する段階と、を順次行うことを
    特徴とする半導体素子の製造方法。
  2. 【請求項２】前記第１サイドウォールスペーサは、第２
    サイドウォールスペーサよりもエッチ選択比(etch sele
    ctivity)の高い材料であることを特徴とする請求項１記
    載の半導体素子の製造方法。
  3. 【請求項３】前記不純物領域はソース／ドレイン領域で
    あって、該ソース／ドレイン領域上の金属とシリコンの
    反応層はシリサイドによって形成され、前記ゲート電極
    上の金属及びシリコンの反応層はポリシリサイドによっ
    て形成されることを特徴とする請求項１又は請求項２記
    載の半導体素子の製造方法。
  4. 【請求項４】前記任意層の絶縁膜は酸化膜であり、前記
    第１サイドウォールスペーサは窒化膜で形成されたこと
    を特徴とする請求項１〜請求項３のいずれか１つに記載
    の半導体素子の製造方法。
  5. 【請求項５】前記任意層の絶縁膜は窒化膜であり、前記
    第１サイドウォールスペーサは酸化膜で形成されたこと
    を特徴とする請求項１〜請求項３のいずれか１つに記載
    の半導体素子の製造方法。
  6. 【請求項６】前記ゲート電極はポリシリコンで形成され
    たことを特徴とする請求項１〜請求項５のいずれか１つ
    に記載の半導体素子の製造方法。
  7. 【請求項７】前記金属及びシリコンの反応層は、 前記任意層の絶縁膜を除去した後、前記半導体基板に金
    属イオンを注入する段階と、 熱処理を施して該金属と前記半導体基板と前記ゲート電
    極とを反応させる段階と、を行って形成されることを特
    徴とする請求項１〜請求項６のいずれか１つに記載の半
    導体素子の製造方法。
  8. 【請求項８】前記金属は、Ｃｏ，Ｍｏ、Ｗ及び、Ｔｉの
    中から何れ一つを選択して使用されることを特徴とする
    請求項７記載の半導体素子の製造方法。
  9. 【請求項９】前熱処理を施すときの温度は約６００〜８
    ５０℃であることを特徴とする請求項７又は請求項８記
    載の半導体素子の製造方法。
  10. 【請求項１０】前記金属イオンを注入する段階は、前記
    半導体基板の温度を３００〜４００℃に維持して金属イ
    オンを注入する段階であることを特徴とする請求項７〜
    請求項９のいずれか１つに記載の半導体素子の製造方
    法。
  11. 【請求項１１】前記金属イオンを注入する段階は、濃度
    （dose）を１〜７×１０15／ｃｍ，エネルギーを２０〜
    ３０ＫｅＶとする条件の下で金属イオンを注入する段階
    であることを特徴とする請求項７〜請求項１０のいずれ
    か１つに記載の半導体素子の製造方法。
  12. 【請求項１２】前記ゲート電極及び前記高濃度不純物領
    域上に金属とシリコンの反応層を形成する段階を行った
    後、前記第１サイドウォールスペーサ及び第２サイドウ
    ォールスペーサを除去した段階を追加して行うことを特
    徴とする請求項１〜請求項１１のいずれか１つに記載の
    半導体素子製造方法。
  13. 【請求項１３】前記金属及びシリコンの反応層を形成す
    る段階は、任意層の絶縁膜を除去した後、ゲート電極及
    び高濃度不純物領域が形成された半導体基板上にスパタ
    リングを施して金属層を形成し、熱処理を施して金属及
    びゲート電極を反応させて前記反応層を形成する段階で
    あることを特徴とする請求項１記載の半導体素子の製造
    方法。
  14. 【請求項１４】前記金属層を形成し、熱処理を施して金
    属及びゲート電極を反応させた後、第１サイドウォール
    スペーサ及び第２サイドウォールスペーサを除去する段
    階を追加して行うことを特徴とする請求項１３記載の半
    導体素子の製造方法。
JP8349651A 1995-12-29 1996-12-27 半導体素子の製造方法 Expired - Fee Related JP2717645B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950067327A KR100206878B1 (ko) 1995-12-29 1995-12-29 반도체소자 제조방법
KR67327/1995 1995-12-29

Publications (2)

Publication Number Publication Date
JPH09186327A JPH09186327A (ja) 1997-07-15
JP2717645B2 true JP2717645B2 (ja) 1998-02-18

Family

ID=19447655

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8349651A Expired - Fee Related JP2717645B2 (ja) 1995-12-29 1996-12-27 半導体素子の製造方法

Country Status (3)

Country Link
US (1) US5686331A (ja)
JP (1) JP2717645B2 (ja)
KR (1) KR100206878B1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811350A (en) * 1996-08-22 1998-09-22 Micron Technology, Inc. Method of forming contact openings and an electronic component formed from the same and other methods
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6777759B1 (en) 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US6518155B1 (en) * 1997-06-30 2003-02-11 Intel Corporation Device structure and method for reducing silicide encroachment
KR19990065891A (ko) * 1998-01-19 1999-08-05 구본준 통합 반도체 소자의 제조방법
US6001721A (en) * 1998-02-19 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide and salicide on the same chip
TW372349B (en) * 1998-06-08 1999-10-21 United Microelectronics Corp Bridge prevention method for self-aligned metal silicide
JP2000102334A (ja) * 1998-07-27 2000-04-11 Daiwa Seiko Inc 魚釣用スピニングリ―ル
US6261948B1 (en) 1998-07-31 2001-07-17 Micron Technology, Inc. Method of forming contact openings
US6380023B2 (en) * 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6211048B1 (en) * 1998-12-21 2001-04-03 United Microelectronics Corp. Method of reducing salicide lateral growth
TW403946B (en) * 1999-01-19 2000-09-01 United Microelectronics Corp Metal-oxide semiconductor structure and manufacture method thereof
TW451313B (en) * 1999-02-08 2001-08-21 United Microelectronics Corp Manufacturing method of gate electrode sidewall silicide
US6165882A (en) * 1999-04-02 2000-12-26 Advanced Micro Devices, Inc. Polysilicon gate having a metal plug, for reduced gate resistance, within a trench extending into the polysilicon layer of the gate
TW432505B (en) * 1999-05-03 2001-05-01 United Microelectronics Corp Manufacturing method of gate
TW425612B (en) * 1999-06-10 2001-03-11 Nanya Technology Corp Method for producing gate of embedded DRAM
US6235597B1 (en) 1999-08-06 2001-05-22 International Business Machines Corporation Semiconductor structure having reduced silicide resistance between closely spaced gates and method of fabrication
US6281084B1 (en) * 1999-08-31 2001-08-28 Infineon Technologies Corporation Disposable spacers for improved array gapfill in high density DRAMs
JP3439706B2 (ja) * 1999-11-17 2003-08-25 シャープ株式会社 半導体装置の製造方法
DE19957533A1 (de) * 1999-11-30 2001-06-07 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zur Herstellung
JP4530552B2 (ja) * 2001-01-29 2010-08-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6576519B1 (en) 2001-11-28 2003-06-10 Texas Instruments Incorporated Method and apparatus for fabricating self-aligned contacts in an integrated circuit
US6821855B2 (en) * 2002-08-29 2004-11-23 Micron Technology, Inc. Reverse metal process for creating a metal silicide transistor gate structure
ATE536634T1 (de) * 2002-12-20 2011-12-15 Nxp Bv Verfahren zur herstellung eines halbleiterbauelements
US20050048732A1 (en) * 2003-08-26 2005-03-03 International Business Machines Corporation Method to produce transistor having reduced gate height
US7320914B1 (en) * 2005-02-23 2008-01-22 Spansion Llc System and method for gate formation in a semiconductor device
CN101840920B (zh) * 2009-12-15 2012-05-09 中国科学院微电子研究所 半导体结构及其形成方法
US8536053B2 (en) * 2010-12-21 2013-09-17 Institute of Microelectronics, Chinese Academy of Sciences Method for restricting lateral encroachment of metal silicide into channel region
US8575683B1 (en) * 2012-05-16 2013-11-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US10644130B2 (en) * 2012-10-25 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with spacer over gate
KR102167625B1 (ko) * 2013-10-24 2020-10-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104779273B (zh) * 2015-04-17 2018-02-06 上海华虹宏力半导体制造有限公司 Cmos器件的栅极结构及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4577392A (en) * 1984-08-03 1986-03-25 Advanced Micro Devices, Inc. Fabrication technique for integrated circuits
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
FR2652448B1 (fr) * 1989-09-28 1994-04-29 Commissariat Energie Atomique Procede de fabrication d'un circuit integre mis haute tension.
US5124280A (en) * 1991-01-31 1992-06-23 Sgs-Thomson Microelectronics, Inc. Local interconnect for integrated circuits
US5340761A (en) * 1991-10-31 1994-08-23 Vlsi Technology, Inc. Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure
US5352631A (en) * 1992-12-16 1994-10-04 Motorola, Inc. Method for forming a transistor having silicided regions
JPH06283612A (ja) * 1993-03-26 1994-10-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US5405790A (en) * 1993-11-23 1995-04-11 Motorola, Inc. Method of forming a semiconductor structure having MOS, bipolar, and varactor devices
US5420057A (en) * 1994-06-30 1995-05-30 International Business Machines Corporation Simplified contact method for high density CMOS
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition

Also Published As

Publication number Publication date
KR100206878B1 (ko) 1999-07-01
US5686331A (en) 1997-11-11
KR970052490A (ko) 1997-07-29
JPH09186327A (ja) 1997-07-15

Similar Documents

Publication Publication Date Title
JP2717645B2 (ja) 半導体素子の製造方法
JP3693081B2 (ja) 半導体装置のｍｏｓトランジスター及びその製造方法
US5460993A (en) Method of making NMOS and PMOS LDD transistors utilizing thinned sidewall spacers
JP3946545B2 (ja) Ｃｍｏｓ薄膜トランジスタの製造方法
US5605854A (en) Integrated Ti-W polycide for deep submicron processing
US6661066B2 (en) Semiconductor device including inversely tapered gate electrode and manufacturing method thereof
JPH02153538A (ja) 半導体装置の製造方法
KR0129984B1 (ko) 반도체장치 및 그 제조방법
JPH0982949A (ja) 半導体装置及びその製造方法
JPH0828501B2 (ja) 半導体装置の製造方法
KR100325611B1 (ko) 반도체 소자의 제조 방법
KR100567050B1 (ko) 반도체메모리의 실리사이드 형성방법
KR100280537B1 (ko) 반도체장치 제조방법
KR100247811B1 (ko) 반도체장치의 제조방법
KR20010038087A (ko) 반도체 소자의 제조방법
KR100215836B1 (ko) 반도체 소자의 제조방법
KR0170280B1 (ko) 샐리사이드 형성방법
KR19980083005A (ko) 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법
KR100186518B1 (ko) 반도체 소자의 제조방법
KR100628218B1 (ko) 반도체 소자의 제조방법
KR0161121B1 (ko) 반도체 소자의 제조방법
KR100503379B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100567047B1 (ko) 모스 트랜지스터 제조방법
KR100898257B1 (ko) 반도체 소자의 제조방법
EP0089265A2 (en) Process of ion implant masking in CMOS manufacture and resultant structure

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071114

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081114

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091114

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091114

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101114

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101114

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131114

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees