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KR100186518B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100186518B1 KR1019960015073A KR19960015073A KR100186518B1 KR 100186518 B1 KR100186518 B1 KR 100186518B1 KR 1019960015073 A KR1019960015073 A KR 1019960015073A KR 19960015073 A KR19960015073 A KR 19960015073A KR 100186518 B1 KR100186518 B1 KR 100186518B1
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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 소오스/드레인 및 게이트에 선택적으로 텅스텐 화학 기상 증착을 하여 소오스/드레인의 콘택 저항 및 시트(sheet)저항을 증대시키고 LATID 이온주입을 자기 정렬 (Self Align)방법으로 하여 서브마이크론 소자의 트랜지스터 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것이다.
이를 위한 본 발명 일실시예의 반도체 소자는 반도체 기판 상의 활성 영역의 소정 부분에 제 1 절연막과 게이트층과 제 2 절연막을 차례로 증착하여 게이트 전극을 형성하는 단계, 상기에 형성된 게이트 전극의 양측 기판 내에 제 1 불순물 영역을 형성하는 단계, 상기 게이트 전극의 양 측벽에 측벽 절연막을 형성하는 단계, 상기 제 2 절연막 제거 후 활성 영역 상의 상기 제 1 불순물 영역과 게이트 전극 상에 선택적으로 텅스텐을 증착하는 단계, 게이트 측벽 절연막을 제거 후 제 2 불순물 주입하는 단계, 기판 전면에 층간 절연막 및 평탄화막을 증착하는 단계, 상기 제 1 불순물 영역 위에 접촉된 텅스텐 위에 컨택홀을 형성하여 금속 배선을 패터닝하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법
제 1 도는 종래 반도체 소자의 공정 단면도
제 2 도는 본 발명 일실시예의 반도체 소자 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 필드 산화막
32 : 게이트 산화막 33 : 폴리 게이트
34 : 질화막 35 : 스페이스 산화막
35a : 측벽 산화막 36a,36b : 제1 소오스, 드레인 불순물 영역
37 : 텅스텐 38a,38b : 제 2소오스, 드레인 불순물 영역
39 : 층간 절연막 40 : 평탄 보호막
41 : 금속층
[발명의 상세한 설명]
본 발명은 반도체 소자에 관한 것으로, 특히 소오스/드레인 및 게이트에 선택적으로 텅스텐 화학 기상 증착(Selective W -CVD)을 하여 소오스/드레인의 콘택 저항 및 시트(Sheet) 저항을 감소시키고 LATID 이온주입을 자기 정렬(Self Align) 방법으로 하여 서브마이크론 소자의 트랜지스터특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래의 반도체 소자를 설명하면 다음과 같다.
제 1 도는 종래 반도체 소자의 공정 단면도이다.
먼저 제 1 도(a)와 같이, 반도체 기판(1) 상에 필드 영역과 활성 영역을 정의하여 필드 영역에 필드 산화막(2)을 형성한 후, 상기 전면에 게이트 산화막(3)과 폴리게이트(4) 그리고, 고온 저압 절연막(5)을 증착한다.
제 1 도 (b)와 같이, 상기 전면에 감광막 증착후(도시하지 않았음) 사진 식각으로 활성 영역의 소정 영역만 남도록 패터닝한다. 이후에 식각되고 남은 감광막을 마스크로 폴리 게이트와(4) 게이트 산화막(3)을 차례로 식각하여 게이트 전극을 형성한다.
그리고 게이트 전극을 마스크로반도체 기판(1)의 활성 영역 상에 저농도 소오스/드레인 불순물 영역(6a/6b)을 이온 주입한다.
제 1 도(c)와 같이, 상기 전면에 스페이스 산화막(7)을 증착한다.
제 1 도(d)와 같이, 스페이스 산화막(7)을 게이트 측벽만 남도록 이방성 식각한 후 게이트 측벽 산화막(7a)과 게이트를 마스크로 하여 고농도 소오스/드레인 불순물(8a/8b)을 주입한다.
제 1 도 (e)와 같이, 배선 공정 및 표면 평탄화를 위해서 층간 절연막(ILD : Inter Layer Dielectric)(9)및 평탄 보호막(BPSG)(10)을 증착한다.
제 1 도 (f)와 같이, 사진 식각 방법으로 반도체 기판(1)의 소오스/드레인 불순물 영역(8a,8b)이 노출되도록 콘택홀을 형성한 후, 전면에 금속층(11)을 증착한 다음 콘택 부분만 남도록 패터닝한다.
그러나 이와 같은 종래의 반도체 소자의 제조 방법에는 다음과 같은 문제점이 있었다.
첫째, 채널 길이가 감소할수록 채널과 드레인 사이에 접합 전계가 증가하여 게이트 산화막으로 전자가 유기되거나 기판의 누설 전류가 생기는 등의 핫 캐리어(Hot Carrier)문제가 생긴다.
그러나 기존의 LDD만으로는 이러한 문제를 해결하기가 어렵다
둘째, 얕게 확산된 소오스와 드레인의 접합에 컨택홀을 형성할 때 과도 식각 (Over Etch)에 의한 접합 스파이크(Junction Spike)에 의해 접합 누설 전류가 발생될 수 있으며, 시트(Sheet) 저항 자체도 보증할 수가 없게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 소오스/드레인 및 게이트에 선택적 텅스텐 화학 기상 증착을 하여 소오스/드레인의 콘택저항 및 시트(Sheet)저항을 증대시키고 LATID 이온주입을 자기정렬(Self Align)방법으로 하여 고집적 트랜지스터의 특성을 향상시키는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 일실시예의 반도체 소자는 반도체 기판상의 활성 영역의 소정 부분에 제 1 절연막과 게이트층과 제 2 절연막을 차례로 증착하여 게이트 전극을 형성하는 단계, 상기에 형성된 게이트 전극의 양측 기판 내에 제 1 불순물 영역을 형성하는 단계, 상기 게이트 전극의 양 측벽에 측벽 절연막을 형성하는 단계, 상기 제 2 절연막 제거 후 활성 영역 상의 상기 제 1 불순물 영역과 게이트 전극 상에 선택적으로 텅스텐을 증착하는 단계, 게이트 측벽 절연막을 제거후 제 2 불순물 주입하는 단계, 기판 전면에 층간 절연막 및 평탄화막을 증착하는 단계, 상기 제 1 불순물 영역 위에 접촉된 텅스텐 위에 컨택홀을 형성하여 금속 배선을 패터닝하는 단계를 포함하는 것을 특징으로 한다 .
상기와 같은 본 발명 일실시예의 반도체 소자의 제조 방법을 첨부 도면을 참조하여 상세히 설명하면 다음과 같다.
제 2 도는 본 발명 일실시예의 반도체 소자의 공정 단면도이다.
제 2 도(a)와 같이, 반도체 기판 (30)상체 필드영역과 활성영역을 정의하여 필드 영역에 필드 산화막(31)을 형성한 후, 전면에 게이트 산화막(32)과 폴리 게이트(33) 및 질화막(34)을 차례대로 증착시킨다.
다음에 제 2 도(b)와 같이, 전면에 감광막을 증착하여(도시하지 않았음) 사진 식각 및 열공정으로 게이트를 형성시킬 위부분만 남도록 패터닝한다. 그리고, 이 감광막을 마스크로 하여 질화막(34)과 폴리 게이트(33)와 게이트 산화막을 식각하여 게이트 전극을 형성한 후 감광막을 제거한다.
다음에 제 2 도(c)와 같이 전면에 스페이스 산화막(35)을 증착시킨다.
그후, 제 2 도(d)와 같이 , 질화막(34)과 폴리게이트(33) 양 측면에 이방성 식각으로 측벽 산화막(35a)을 형성한 후 게이트 전극과 측벽 산화막을 마스크로 하여 양 활성 영역 상에 제 1 소오스/드레인 불순물 영역(36a/36b)을 형성한다.
다음에 제 2 도(e)와 같이, 전면에 감광막 도포후 (도시하지 않았음) 게이트 전극 위 부분의 상기 감광막을 제거한 후, 남은 감광막을 마스크로하여 노출된 질화막(34)을 식각한 후 감광막을 제거한다.
제 2 도(f)와 같이, 상기 폴리 게이트(33)와 활성 영역상의 제 1 소오스/드레인 불순물 영역(36a/36b) 위에 화학 기상 증착에 의해 선택적으로 텅스텐(37)(Selective W -CVD)을 형성한다.
여기서 텅스텐 대신 티타늄 실리사이드(TiSi₂)를 사용하여도 된다.
다음에, 제 2 도 (g)와 같이, 게이트 전극 양측의 측벽 산화막을 제거한다.
제 2 도(h)와 같이, 상기 측벽 산화막(35a)이 제거된 게이트 전극 양측의 드러난 기판 상에 기판과 다른형의 제 2 소오스/드레인 불순물 영역(38a/38b)을 각도(Tilt)를 주어 주입한다.
이것은 핫 캐리어(Hot carrier) 효과를 줄여주는 역할을 한다.
다음에 제 2 도(i)와 같이, 전면에 고온 및 저압 층간 절연막(HLD)(39)을 형성한 후 평탄 보호막(BPSG)(40)을 증착한다.
제 2 도(j)와 같이, 감광막을 증착후 (도시하지 않았음) 사진 식각으로 상기 제 1 소오스/드레인 불순물상(36a/36b)의 텅스텐(37)이 드러나도록 패터닝한 후 감광막을 마스크로 하여 평탄 보호막(40)과 층간 절연막을 식각하여 콘택홀을 형성한다.
이후 금속 배선을 위해 알루미늄을 증착한 후 패턴하여 제 1 소오스/드레인 불순물(36a/36b)상의 텅스텐에 금속층이 접촉되도록 알루미늄 배선을 형성한다.
이상에서 설명한 바와 같이 본 발명 일실시예의 반도체 소자 제조 방법은 다음과 같은 효과가 있다.
첫째, 소오스와 드레인이 텅스텐으로 구성되었으므로 소오스/드레인의 시트(Sheet)저항이 감소하고 알루미늄과 소오스/드레인의 콘택저항도 감소하게 된다.
둘째, 소오스와 드레인에 기판과 다른형의 불순물 농도를 조절하여 LATID 주입을 해 주므로 핫 캐리어(Hot Carrier) 특성이 개선된다.
이때 마스크는 필요에 따라 사용해 줄수도 있다.
셋째, 소오스와 드레인의 구조가 실리콘이 노출되지 않고 텅스텐으로 형성되었기 때문에 얕은 접합에서 콘택 과도식각(Over Etch)으로 생길 수 있는 접합누전의 문제가 해결된다.

Claims (4)

  1. 반도체 기판 상의 활성 영역의 소정 부분에 제 1 절연막과 게이트층과 제 2 절연막을 차례로 증착하여 게이트 전극을 형성하는 단계;
    상기에 형성된 게이트 전극의 양측 기판 내에 제 1 불순물 영역을 형성하는 단계;
    상기 게이트 전극의 양 측벽에 측벽 절연막을 형성하는 단계;
    상기 제 2 절연막 제거 후 활성 영역 상의 상기 제 1 불순물 영역과 게이트 전극상에 선택적으로 텅스텐을 증착하는 단계;
    게이트 측벽 절연막을 제거 후 제 2 불순물 주입하는 단계;
    기판 전면에 층간 절연막 및 평탄화막을 증착하는 단계;
    상기 제 1 불순물 영역 위에 접촉된 텅스텐 위에 컨택홀을 형성하여 금속 배선을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 텅스텐 대신 티타늄 실리사이드(TiSi₂)를 증착하는 단계를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    제 2 불순물 영역을 형성할 때 각도(Tilt)를 주어 측면에서 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 금속배선으로서 알루미늄을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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