JP2706027B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP2706027B2 JP2706027B2 JP4338645A JP33864592A JP2706027B2 JP 2706027 B2 JP2706027 B2 JP 2706027B2 JP 4338645 A JP4338645 A JP 4338645A JP 33864592 A JP33864592 A JP 33864592A JP 2706027 B2 JP2706027 B2 JP 2706027B2
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- 238000004891 communication Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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- Safety Devices In Control Systems (AREA)
- Retry When Errors Occur (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、プログラマブルコン
トローラに関し、特に、プログラマブルコントローラの
システムエラー発生時に、独立した各ユニットにおいて
システムエラーの要因を判別し、各ユニットの効率的な
運用を図るプログラマブルコントローラに関するもので
ある。
トローラに関し、特に、プログラマブルコントローラの
システムエラー発生時に、独立した各ユニットにおいて
システムエラーの要因を判別し、各ユニットの効率的な
運用を図るプログラマブルコントローラに関するもので
ある。
【０００２】
【従来の技術】図４は、従来におけるプログラマブルコ
ントローラの構成を示す説明図である。図において、１
はシステムに電源を供給する電源ユニット、２は他のユ
ニットを制御するために演算処理を実行する、システム
の中枢となるＣＰＵユニット、３はＣＰＵユニット２か
ら入力される指令に基づき外部へＯＮ／ＯＦＦ情報を出
力する出力ユニット、４は外部機器（計算機、モニタ装
置）と接続し、ＣＰＵユニット２との間にて情報の授受
動作を行う特殊機能ユニットである。
ントローラの構成を示す説明図である。図において、１
はシステムに電源を供給する電源ユニット、２は他のユ
ニットを制御するために演算処理を実行する、システム
の中枢となるＣＰＵユニット、３はＣＰＵユニット２か
ら入力される指令に基づき外部へＯＮ／ＯＦＦ情報を出
力する出力ユニット、４は外部機器（計算機、モニタ装
置）と接続し、ＣＰＵユニット２との間にて情報の授受
動作を行う特殊機能ユニットである。
【０００３】また、５は専用回線によりシステム間のデ
ータ通信を行うデータリンクユニット、６は電源ユニッ
ト１，ＣＰＵユニット２，出力ユニット３，特殊機能ユ
ニット４，データリンクユニット５の各ユニット間を結
合するベースユニット、７はＣＰＵユニット２内に設け
られ、電源系統からくる電源ダウン予告のエラー信号
（電源リセット信号：以下、ΣＲＥＬ信号という）１０
とＣＰＵ内部で発生するエラー（演算エラー等）信号
（以下、ＣＰＵＥＲＲ信号という）１１を統合してシス
テムリセット信号（以下、ΣＭＲＥ信号という）１２を
出力するリセット回路、８は特殊機能ユニット４と接続
して情報の授受を実行する外部機器（計算機，モニタ装
置等）、９は専用回線を介してデータリンクユニット５
とつながるシステム（子局システム）である。また、１
５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロ
プロセッサ）、１６は出力ユニット３内に設けられたラ
ッチ回路、１７は特殊機能ユニット４内に設けられたＭ
ＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユ
ニット４内に設けられた通信インタフェース、１９はデ
ータリンクユニット５内に設けられたＭＰＵ（マイクロ
プロッサ）、２０は同様にデータリンクユニット５内に
設けられた出力ポートである。
ータ通信を行うデータリンクユニット、６は電源ユニッ
ト１，ＣＰＵユニット２，出力ユニット３，特殊機能ユ
ニット４，データリンクユニット５の各ユニット間を結
合するベースユニット、７はＣＰＵユニット２内に設け
られ、電源系統からくる電源ダウン予告のエラー信号
（電源リセット信号：以下、ΣＲＥＬ信号という）１０
とＣＰＵ内部で発生するエラー（演算エラー等）信号
（以下、ＣＰＵＥＲＲ信号という）１１を統合してシス
テムリセット信号（以下、ΣＭＲＥ信号という）１２を
出力するリセット回路、８は特殊機能ユニット４と接続
して情報の授受を実行する外部機器（計算機，モニタ装
置等）、９は専用回線を介してデータリンクユニット５
とつながるシステム（子局システム）である。また、１
５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロ
プロセッサ）、１６は出力ユニット３内に設けられたラ
ッチ回路、１７は特殊機能ユニット４内に設けられたＭ
ＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユ
ニット４内に設けられた通信インタフェース、１９はデ
ータリンクユニット５内に設けられたＭＰＵ（マイクロ
プロッサ）、２０は同様にデータリンクユニット５内に
設けられた出力ポートである。
【０００４】次に、動作について説明する。システム内
において、電源ユニット１がダウンしたり、ＣＰＵユニ
ット２において、プログラム実行中に演算エラー等が発
生することにより実行不可能となった場合、各々電源ダ
ウン予告として、ΣＲＥＬ信号１０およびＣＰＵＥＲＲ
信号１１が発生する。これらの信号はＣＰＵユニット２
内のリセット回路７に入力され、回路内で論理和をとっ
てΣＭＲＥ信号１２として各ユニットへ出力される。
において、電源ユニット１がダウンしたり、ＣＰＵユニ
ット２において、プログラム実行中に演算エラー等が発
生することにより実行不可能となった場合、各々電源ダ
ウン予告として、ΣＲＥＬ信号１０およびＣＰＵＥＲＲ
信号１１が発生する。これらの信号はＣＰＵユニット２
内のリセット回路７に入力され、回路内で論理和をとっ
てΣＭＲＥ信号１２として各ユニットへ出力される。
【０００５】次に、上記ΣＭＲＥ信号を検出した各ユニ
ットでは、各々のリセット処理を実行する。出力ユニッ
ト３では、外部出力のラッチ回路１６をクリアし、出力
全部をＯＦＦ状態にする。特殊機能ユニット４にあって
は、内部のＭＰＵ１７のＲＥＳＥＴ端子にΣＭＲＥ信号
を接続しており、内部をリセット状態にして外部機器８
との交信を中断する。データリンクユニット５にあって
は、特殊機能ユニット４と同様にＭＰＵ１９をリセット
状態にするが、伝送系統はリセットされないため、本シ
ステムがシステムダウンしたことを他の子局システムは
検知でき、本システムをリンク回線より解列してデータ
リンクを続行する。
ットでは、各々のリセット処理を実行する。出力ユニッ
ト３では、外部出力のラッチ回路１６をクリアし、出力
全部をＯＦＦ状態にする。特殊機能ユニット４にあって
は、内部のＭＰＵ１７のＲＥＳＥＴ端子にΣＭＲＥ信号
を接続しており、内部をリセット状態にして外部機器８
との交信を中断する。データリンクユニット５にあって
は、特殊機能ユニット４と同様にＭＰＵ１９をリセット
状態にするが、伝送系統はリセットされないため、本シ
ステムがシステムダウンしたことを他の子局システムは
検知でき、本システムをリンク回線より解列してデータ
リンクを続行する。
【０００６】その他、この発明に関連する参考技術文献
として特開平２−２３４２４１号公報に開示されている
「リセット・リトライ回路」、特開平３−１７２９２４
号公報に開示されている「プリンタ制御方式」がある。
として特開平２−２３４２４１号公報に開示されている
「リセット・リトライ回路」、特開平３−１７２９２４
号公報に開示されている「プリンタ制御方式」がある。
【０００７】
【発明が解決しようとする課題】従来のシステムにあっ
ては、ＣＰＵユニット２内で発生するＣＰＵＥＲＲ信号
と電源ユニットからのΣＲＥＬ信号のうち、どちらかの
エラーが発生しても全てΣＭＲＥ信号が出力されるた
め、他のユニットでは、どの要因によりリセットがかか
ったか判別できない状態でシステムダウンしてしまい、
その結果、リセットの要因を判別するのに時間がかか
り、システムの復旧に時間がかかってしまうという問題
点があった。
ては、ＣＰＵユニット２内で発生するＣＰＵＥＲＲ信号
と電源ユニットからのΣＲＥＬ信号のうち、どちらかの
エラーが発生しても全てΣＭＲＥ信号が出力されるた
め、他のユニットでは、どの要因によりリセットがかか
ったか判別できない状態でシステムダウンしてしまい、
その結果、リセットの要因を判別するのに時間がかか
り、システムの復旧に時間がかかってしまうという問題
点があった。
【０００８】また、システムダウンが発生したときに、
他のユニットは自ユニットに影響がない場合であっても
自動的にリセットをかけて運転を停止させるため、シス
テムの運用において非効率的であるという問題点もあっ
た。
他のユニットは自ユニットに影響がない場合であっても
自動的にリセットをかけて運転を停止させるため、シス
テムの運用において非効率的であるという問題点もあっ
た。
【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、システムエラー発生時に他の
ユニットにてシステムエラーの要因を判別し、その判別
結果に基づいてシステム復旧時間を短縮し、自ユニット
における処理に影響がない場合には、リセットをかけず
に運転を続行し、独立した各ユニットの効率的な運用を
図ることができるプログラマブルコントローラを得るこ
とを目的とする。
るためになされたもので、システムエラー発生時に他の
ユニットにてシステムエラーの要因を判別し、その判別
結果に基づいてシステム復旧時間を短縮し、自ユニット
における処理に影響がない場合には、リセットをかけず
に運転を続行し、独立した各ユニットの効率的な運用を
図ることができるプログラマブルコントローラを得るこ
とを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るプログラ
マブルコントローラは、システムに電源を供給する電源
ユニットと、プログラム内容を演算／実行するＣＰＵユ
ニットと、前記ＣＰＵユニットに接続され、各種機能を
実現する機能ユニットとを含むプログラマブルコントロ
ーラにおいて、前記ＣＰＵユニットは、前記電源ユニッ
トからの電源ダウン予告のエラー信号およびＣＰＵから
の、システムダウンさせる必要のあるＣＰＵのエラーか
否かを決定する第１のＣＰＵエラー信号の状態に基づい
てシステムリセット信号を出力するリセット手段を備
え、前記機能ユニットは、前記リセット手段からのシス
テムリセット信号および前記ＣＰＵユニットからの、す
べてのＣＰＵのエラーを判断する第２のＣＰＵエラー信
号の状態に基づいて処理内容を選択する選択手段を備え
たものである。また、この発明に係るプログラマブルコ
ントローラは、システムに電源を供給する電源ユニット
と、プログラム内容を演算／実行するＣＰＵユニット
と、前記ＣＰＵユニットに接続され、各種機能を実現す
る機能ユニットとを含むプログラマブルコントローラに
おいて、前記ＣＰＵユニットは、前記ＣＰＵからのＣＰ
Ｕエラー信号の内容を判断するエラー内容判断手段と、
前記電源ユニットからの電源ダウン予告のエラー信号お
よび前記エラー内容判断手段からの、システムダウンさ
せる必要のあるＣＰＵのエラーか否かを決定する第１の
ＣＰＵエラー判断信号の状態に基づいてシステムリセッ
ト信号を出力するリセット手段とを備え、前記機能ユニ
ットは、前記リセット手段からのシステムリセット信号
および前記エラー内容判断手段からの、すべてのＣＰＵ
のエラーを判断する第２のＣＰＵエラー判断信号の状態
に基づいて処理内容を選択する選択手段を備えたもので
ある。また、前記エラー内容判断手段は、入力されたＣ
ＰＵエラー信号に基づいて出力されるＣＰＵエラー判断
信号のレベルを任意に調整できるレベル調整手段を備え
たものである。また、前記機能ユニットは、前記ＣＰＵ
ユニットから入力される指令に基づき外部に対してＯＮ
／ＯＦＦ情報を出力する出力ユニットと、外部機器と接
続され、前記ＣＰＵユニットとの間で情報の授受を行う
特殊機能ユニットと、システム 間のデータ通信を行うデ
ータリンクユニットとである。
マブルコントローラは、システムに電源を供給する電源
ユニットと、プログラム内容を演算／実行するＣＰＵユ
ニットと、前記ＣＰＵユニットに接続され、各種機能を
実現する機能ユニットとを含むプログラマブルコントロ
ーラにおいて、前記ＣＰＵユニットは、前記電源ユニッ
トからの電源ダウン予告のエラー信号およびＣＰＵから
の、システムダウンさせる必要のあるＣＰＵのエラーか
否かを決定する第１のＣＰＵエラー信号の状態に基づい
てシステムリセット信号を出力するリセット手段を備
え、前記機能ユニットは、前記リセット手段からのシス
テムリセット信号および前記ＣＰＵユニットからの、す
べてのＣＰＵのエラーを判断する第２のＣＰＵエラー信
号の状態に基づいて処理内容を選択する選択手段を備え
たものである。また、この発明に係るプログラマブルコ
ントローラは、システムに電源を供給する電源ユニット
と、プログラム内容を演算／実行するＣＰＵユニット
と、前記ＣＰＵユニットに接続され、各種機能を実現す
る機能ユニットとを含むプログラマブルコントローラに
おいて、前記ＣＰＵユニットは、前記ＣＰＵからのＣＰ
Ｕエラー信号の内容を判断するエラー内容判断手段と、
前記電源ユニットからの電源ダウン予告のエラー信号お
よび前記エラー内容判断手段からの、システムダウンさ
せる必要のあるＣＰＵのエラーか否かを決定する第１の
ＣＰＵエラー判断信号の状態に基づいてシステムリセッ
ト信号を出力するリセット手段とを備え、前記機能ユニ
ットは、前記リセット手段からのシステムリセット信号
および前記エラー内容判断手段からの、すべてのＣＰＵ
のエラーを判断する第２のＣＰＵエラー判断信号の状態
に基づいて処理内容を選択する選択手段を備えたもので
ある。また、前記エラー内容判断手段は、入力されたＣ
ＰＵエラー信号に基づいて出力されるＣＰＵエラー判断
信号のレベルを任意に調整できるレベル調整手段を備え
たものである。また、前記機能ユニットは、前記ＣＰＵ
ユニットから入力される指令に基づき外部に対してＯＮ
／ＯＦＦ情報を出力する出力ユニットと、外部機器と接
続され、前記ＣＰＵユニットとの間で情報の授受を行う
特殊機能ユニットと、システム 間のデータ通信を行うデ
ータリンクユニットとである。
【００１１】
【作用】この発明におけるシステムリセット信号（ΣＭ
ＲＥ）と、ＣＰＵエラー信号（ＣＰＵＥＲＲＬ）は、シ
ステムエラー発生時に、その要因（電源系のエラー／Ｃ
ＰＵ内部のエラー）をＣＰＵユニットから他のユニット
へ情報として伝達する。
ＲＥ）と、ＣＰＵエラー信号（ＣＰＵＥＲＲＬ）は、シ
ステムエラー発生時に、その要因（電源系のエラー／Ｃ
ＰＵ内部のエラー）をＣＰＵユニットから他のユニット
へ情報として伝達する。
【００１２】
〔実施例１〕以下、この発明の一実施例を図について説
明する。図１において、１は電源ユニット、２はＣＰＵ
ユニット、３は出力ユニット、４は特殊機能ユニット、
５はデータリンクユニット、６はベースユニット、７は
電源ユニット１からのΣＲＥＬ信号１０と、ＣＰＵユニ
ット２内部のＣＰＵＥＲＲ信号１１を統合してΣＭＲＥ
信号１２を出力するリセット回路、８は特殊機能ユニッ
ト４との通信にて接続される外部機器（計算機，モニタ
装置）である。
明する。図１において、１は電源ユニット、２はＣＰＵ
ユニット、３は出力ユニット、４は特殊機能ユニット、
５はデータリンクユニット、６はベースユニット、７は
電源ユニット１からのΣＲＥＬ信号１０と、ＣＰＵユニ
ット２内部のＣＰＵＥＲＲ信号１１を統合してΣＭＲＥ
信号１２を出力するリセット回路、８は特殊機能ユニッ
ト４との通信にて接続される外部機器（計算機，モニタ
装置）である。
【００１３】また、９はデータリンクユニット５と専用
回線でつながるシステム（子局シスム）である。ＣＰＵ
ユニット２内にＣＰＵ内部のＣＰＵＥＲＲ信号１１とし
てリセット回路７につながる信号と、直接ベースユニッ
ト６より他のユニットまで接続されるＣＰＵＥＲＲＬ信
号１３の２つがある。また、出力ユニット３内ではＣＰ
ＵＥＲＲＬ信号１３を入力したときの出力形態（全点Ｏ
ＦＦあるいは出力状態を保持）を選択する出力モード選
択スイッチ１４を内蔵している。また、１５はＣＰＵユ
ニット２内に設けられたＭＰＵ（マイクロプロセッ
サ）、１６は出力ユニット３内に設けられたラッチ回
路、１７は特殊機能ユニット４内に設けられたＭＰＵ
（マイクロプロセッサ）、１８は同様に特殊機能ユニッ
ト４内に設けられた通信インタフェース、１９はデータ
リンクユニット５内に設けられたＭＰＵ（マイクロプロ
ッサ）、２０は同様にデータリンクユニット５内に設け
られた出力ポートである。
回線でつながるシステム（子局シスム）である。ＣＰＵ
ユニット２内にＣＰＵ内部のＣＰＵＥＲＲ信号１１とし
てリセット回路７につながる信号と、直接ベースユニッ
ト６より他のユニットまで接続されるＣＰＵＥＲＲＬ信
号１３の２つがある。また、出力ユニット３内ではＣＰ
ＵＥＲＲＬ信号１３を入力したときの出力形態（全点Ｏ
ＦＦあるいは出力状態を保持）を選択する出力モード選
択スイッチ１４を内蔵している。また、１５はＣＰＵユ
ニット２内に設けられたＭＰＵ（マイクロプロセッ
サ）、１６は出力ユニット３内に設けられたラッチ回
路、１７は特殊機能ユニット４内に設けられたＭＰＵ
（マイクロプロセッサ）、１８は同様に特殊機能ユニッ
ト４内に設けられた通信インタフェース、１９はデータ
リンクユニット５内に設けられたＭＰＵ（マイクロプロ
ッサ）、２０は同様にデータリンクユニット５内に設け
られた出力ポートである。
【００１４】次に、動作について説明する。図１におい
て、ＣＰＵユニット２およびシステムが正常動作してい
るとき、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１３は
ノンアクティブ状態である。ここで、電源系統の故障に
より電源ダウン予告としてΣＲＥＬ信号１０がアクティ
ブ（“Ｌ”レベル）になると、従来のシステムと同様に
ΣＭＲＥ信号１２がアクティブ（“Ｈ”レベル）とな
り、各ユニット（出力ユニット３，特殊機能ユニット
４，データリンクユニット５）に伝達され、出力ユニッ
ト３は出力をＯＦＦする。
て、ＣＰＵユニット２およびシステムが正常動作してい
るとき、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１３は
ノンアクティブ状態である。ここで、電源系統の故障に
より電源ダウン予告としてΣＲＥＬ信号１０がアクティ
ブ（“Ｌ”レベル）になると、従来のシステムと同様に
ΣＭＲＥ信号１２がアクティブ（“Ｈ”レベル）とな
り、各ユニット（出力ユニット３，特殊機能ユニット
４，データリンクユニット５）に伝達され、出力ユニッ
ト３は出力をＯＦＦする。
【００１５】特殊機能ユニット４では、ＣＰＵＥＲＲＬ
信号１３がノンアクティブ（“Ｈ”レベル）であること
からＮＭＩ処理にて電源系のエラーによりシステムダウ
ンすることを電源ダウンとなる前に通信インタフェース
１８を介して外部機器８へ伝達でき、外部機器８として
従来よりもさらに具体的な対応（例えば、電源系の異常
による警報等）が可能になる。データリンクユニット５
では、特殊機能ユニット４と同様に、専用回線を通じ、
他の子局９へ電源系のエラーによりシステムダウンした
ことを伝達し、自局のシステムダウンの要因まで子局に
知らせることができる。
信号１３がノンアクティブ（“Ｈ”レベル）であること
からＮＭＩ処理にて電源系のエラーによりシステムダウ
ンすることを電源ダウンとなる前に通信インタフェース
１８を介して外部機器８へ伝達でき、外部機器８として
従来よりもさらに具体的な対応（例えば、電源系の異常
による警報等）が可能になる。データリンクユニット５
では、特殊機能ユニット４と同様に、専用回線を通じ、
他の子局９へ電源系のエラーによりシステムダウンした
ことを伝達し、自局のシステムダウンの要因まで子局に
知らせることができる。
【００１６】次に、ＣＰＵユニット２内部にてエラーが
発生したとき、ＣＰＵユニット２における処理として
は、システムダウンさせる必要があるエラーと、システ
ムダウンする必要のないエラーが判別できるものとし、
システムダウンさせるエラーの場合は、ＣＰＵＥＲＲ信
号１１とＣＰＵＥＲＲＬ信号１３をアクティブ（共に
“Ｌ”レベル）にする。これにより、ΣＭＲＥ信号１２
がアクティブ（“Ｈ”レベル）になるとともに、ＣＰＵ
ＥＲＲＬ信号１３がアクティブ（“Ｌ”レベル）とな
り、各ユニット（出力ユニット３、特殊機能ユニット
４、データリンクユニット５）に伝達され、出力ユニッ
ト３は、その出力をＯＦＦする。
発生したとき、ＣＰＵユニット２における処理として
は、システムダウンさせる必要があるエラーと、システ
ムダウンする必要のないエラーが判別できるものとし、
システムダウンさせるエラーの場合は、ＣＰＵＥＲＲ信
号１１とＣＰＵＥＲＲＬ信号１３をアクティブ（共に
“Ｌ”レベル）にする。これにより、ΣＭＲＥ信号１２
がアクティブ（“Ｈ”レベル）になるとともに、ＣＰＵ
ＥＲＲＬ信号１３がアクティブ（“Ｌ”レベル）とな
り、各ユニット（出力ユニット３、特殊機能ユニット
４、データリンクユニット５）に伝達され、出力ユニッ
ト３は、その出力をＯＦＦする。
【００１７】特殊機能ユニット４ではＣＰＵＥＲＲＬ信
号１３がアクティブ（“Ｌ”レベル）となっていること
からＮＭＩ処理にてＣＰＵユニット２内部のエラーにて
システムダウンすることをリセット状態となる前に通信
インタフェースを介して外部機器８へ伝達でき、外部機
器８として、従来よりもさらに具体的な対応（ＣＰＵ点
検のメッセージ等）が可能となる。データリンクユニッ
ト５では特殊機能ユニット４と同様に専用回線を通じ、
他の子局９へＣＰＵユニット２内部のエラーによりシス
テムダウンしたことを伝達し、自局のシステムダウンの
要因まで子局に知らせることができる。
号１３がアクティブ（“Ｌ”レベル）となっていること
からＮＭＩ処理にてＣＰＵユニット２内部のエラーにて
システムダウンすることをリセット状態となる前に通信
インタフェースを介して外部機器８へ伝達でき、外部機
器８として、従来よりもさらに具体的な対応（ＣＰＵ点
検のメッセージ等）が可能となる。データリンクユニッ
ト５では特殊機能ユニット４と同様に専用回線を通じ、
他の子局９へＣＰＵユニット２内部のエラーによりシス
テムダウンしたことを伝達し、自局のシステムダウンの
要因まで子局に知らせることができる。
【００１８】最後に、ＣＰＵユニット２内部のエラーの
うち、システムダウンする必要のないエラーである場
合、ＭＰＵは、ＣＰＵＥＲＲ信号１１がノンアクティブ
（“Ｈ”レベル）でＣＰＵＥＲＲＬ信号１３のみアクテ
ィブ（“Ｌ”レベル）にする。これによって、ΣＭＲＥ
信号１２はノンアクティブ（“Ｌ”レベル）でＣＰＵＥ
ＲＲＬ信号１３のみアクティブ（“Ｌ”レベル）となっ
て各ユニット（出力ユニット３，特殊機能ユニット４，
データリンクユニット５）に伝達され、出力ユニット３
では、モード設定スイッチ１４により、システムダウン
する必要のないエラーが発生したときに出力を全点ＯＦ
Ｆさせるか、あるいは出力状態を保持させるかを選定で
き、各々のモードにて動作することができる。また、特
殊機能ユニット４やデータリンクユニット５では、正常
動作（外部機器８や子局９とのデータ通信）を継続しな
がら自局のＣＰＵユニット２内でエラーが発生したこと
をＮＨＩ処理にて１つの情報として外部機器８や他の子
局９へ伝達することができる。
うち、システムダウンする必要のないエラーである場
合、ＭＰＵは、ＣＰＵＥＲＲ信号１１がノンアクティブ
（“Ｈ”レベル）でＣＰＵＥＲＲＬ信号１３のみアクテ
ィブ（“Ｌ”レベル）にする。これによって、ΣＭＲＥ
信号１２はノンアクティブ（“Ｌ”レベル）でＣＰＵＥ
ＲＲＬ信号１３のみアクティブ（“Ｌ”レベル）となっ
て各ユニット（出力ユニット３，特殊機能ユニット４，
データリンクユニット５）に伝達され、出力ユニット３
では、モード設定スイッチ１４により、システムダウン
する必要のないエラーが発生したときに出力を全点ＯＦ
Ｆさせるか、あるいは出力状態を保持させるかを選定で
き、各々のモードにて動作することができる。また、特
殊機能ユニット４やデータリンクユニット５では、正常
動作（外部機器８や子局９とのデータ通信）を継続しな
がら自局のＣＰＵユニット２内でエラーが発生したこと
をＮＨＩ処理にて１つの情報として外部機器８や他の子
局９へ伝達することができる。
【００１９】〔実施例２〕次に、この発明に係る第２の
実施例を説明する。図２および図３は、この発明の第２
の実施例を説明する説明図であり、上記図１に示した実
施例１と内容が重複する部分については、その説明を省
略する。
実施例を説明する。図２および図３は、この発明の第２
の実施例を説明する説明図であり、上記図１に示した実
施例１と内容が重複する部分については、その説明を省
略する。
【００２０】図２において、３０はシステムゲートアレ
イであり、装置における各種エラーチェックを実行する
エラーチェック回路３０ａと、ＣＰＵエラー用Ｉ／Ｏポ
ート３０ｂとを具備している。上記エラーチェック回路
３０ａはハードウェアによりＷＤＴエラー等を検出す
る。また、上記ＣＰＵエラー用Ｉ／Ｏポート３０ｂは重
度、中度、軽度の各種エラーを選択的に出力する。ここ
で、重度エラーとしてはＣＰＵの暴走、ＣＰＵのハード
ウェアが正常に動作しない場合、ＷＤＴエラー等があ
り、また、中度エラーとしては演算チェックエラー等、
さらに、軽度エラーとしてはバッテリエラー等がある。
また、３１は中度エラーをユーザ側において、軽度エラ
ーとして扱うか、あるいは重度エラーとして扱うかを選
択設定できる設定スイッチであり、３２はＭＰＵ１５と
エラーチェック回路３０ａ、ＣＰＵエラー用Ｉ／Ｏポー
トとの間において信号を伝達するＣＰＵバスである。
イであり、装置における各種エラーチェックを実行する
エラーチェック回路３０ａと、ＣＰＵエラー用Ｉ／Ｏポ
ート３０ｂとを具備している。上記エラーチェック回路
３０ａはハードウェアによりＷＤＴエラー等を検出す
る。また、上記ＣＰＵエラー用Ｉ／Ｏポート３０ｂは重
度、中度、軽度の各種エラーを選択的に出力する。ここ
で、重度エラーとしてはＣＰＵの暴走、ＣＰＵのハード
ウェアが正常に動作しない場合、ＷＤＴエラー等があ
り、また、中度エラーとしては演算チェックエラー等、
さらに、軽度エラーとしてはバッテリエラー等がある。
また、３１は中度エラーをユーザ側において、軽度エラ
ーとして扱うか、あるいは重度エラーとして扱うかを選
択設定できる設定スイッチであり、３２はＭＰＵ１５と
エラーチェック回路３０ａ、ＣＰＵエラー用Ｉ／Ｏポー
トとの間において信号を伝達するＣＰＵバスである。
【００２１】以上の構成において、図２における中度エ
ラーを重度又は軽度エラーに選択する設定スイッチ３１
は軽度となるようにしてあることとして（オフ状態）、
ＣＰＵＥＲＲＬ信号１３と、ΣＭＲＥ信号１２とにより
どのようにエラーの区別をするかに関して以下に説明す
る。第１に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベル
で、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあって
は、ＣＰＵの軽度／中度エラーと判断する。第２に、Ｃ
ＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭＲＥ信号
１２が“Ｈ”レベルの場合にあっては、電源エラー等の
中度エラーと判断する。第３に、ＣＰＵＥＲＲＬ信号１
３が“Ｌ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベル
の場合にあっては、ＣＰＵの重度エラーと判断する。第
４に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭ
ＲＥ信号１２が“Ｌ”レベルの場合にあっては、正常と
判断するものである。
ラーを重度又は軽度エラーに選択する設定スイッチ３１
は軽度となるようにしてあることとして（オフ状態）、
ＣＰＵＥＲＲＬ信号１３と、ΣＭＲＥ信号１２とにより
どのようにエラーの区別をするかに関して以下に説明す
る。第１に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベル
で、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあって
は、ＣＰＵの軽度／中度エラーと判断する。第２に、Ｃ
ＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭＲＥ信号
１２が“Ｈ”レベルの場合にあっては、電源エラー等の
中度エラーと判断する。第３に、ＣＰＵＥＲＲＬ信号１
３が“Ｌ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベル
の場合にあっては、ＣＰＵの重度エラーと判断する。第
４に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭ
ＲＥ信号１２が“Ｌ”レベルの場合にあっては、正常と
判断するものである。
【００２２】図３は、上記第２の実施例における出力カ
ードユニット３ａ、インテリジェント特殊機能ユニット
４ａ、データリンクユニット５ａの構成を示す説明図で
あり、出力ユニット３ａには、ラッチ回路１６の他に、
ＣＰＵのエラー、特に中度エラー、軽度エラーの場合に
おける出力を保持するか、あるいはリセットするかをユ
ーザ側にて選択可能な設定スイッチ１４ａが設けられて
いる。
ードユニット３ａ、インテリジェント特殊機能ユニット
４ａ、データリンクユニット５ａの構成を示す説明図で
あり、出力ユニット３ａには、ラッチ回路１６の他に、
ＣＰＵのエラー、特に中度エラー、軽度エラーの場合に
おける出力を保持するか、あるいはリセットするかをユ
ーザ側にて選択可能な設定スイッチ１４ａが設けられて
いる。
【００２３】インテリジェント特殊機能ユニット４ａに
は、ＭＰＵ１７、外部機器８との通信を実行する通信イ
ンタフェース１８の他、Ｉ／Ｏポート３３が設けられて
いる。そして、エラー発生時における上記ＭＰＵ１７は
ＮＭＩ動作によりＩ／Ｏポート３３のエラー内容をチェ
ックし、その内容を通信インタフェース１８へ送ること
により、外部機器８側にてシステム内のエラーが判断可
能となり、復帰時間の短縮を図ることができる。
は、ＭＰＵ１７、外部機器８との通信を実行する通信イ
ンタフェース１８の他、Ｉ／Ｏポート３３が設けられて
いる。そして、エラー発生時における上記ＭＰＵ１７は
ＮＭＩ動作によりＩ／Ｏポート３３のエラー内容をチェ
ックし、その内容を通信インタフェース１８へ送ること
により、外部機器８側にてシステム内のエラーが判断可
能となり、復帰時間の短縮を図ることができる。
【００２４】データリンクユニット５ａには、ＭＰＵ１
９の他、Ｉ／Ｏポート３４およびリンクインタフェース
３５が設けられている。このデータリンクユニット５ａ
は、上記インテリジェント特殊機能ユニット４ａと同様
に、エラー発生により他の子局システムへ自局のエラー
を伝達することができる。
９の他、Ｉ／Ｏポート３４およびリンクインタフェース
３５が設けられている。このデータリンクユニット５ａ
は、上記インテリジェント特殊機能ユニット４ａと同様
に、エラー発生により他の子局システムへ自局のエラー
を伝達することができる。
【００２５】
【発明の効果】以上のように、この発明によれば、ＣＰ
ＵＥＲＲＬ信号とΣＭＲＥ信号をバス上に布線し、これ
に対し、２つの信号の内容によりエラー内容を判別でき
る各ユニット（出力ユニット３，特殊機能ユニット４，
データリンクユニット５）にて構成したことにより、専
用回線により接続された他のシステム（外部機器，子
局）へ自局のエラーを伝達することができ、システムエ
ラー発生時に他のユニットにてシステムエラーの要因を
判別し、システム復旧時間を短縮し、自ユニットにおけ
る処理に影響がない場合には、リセットをかけずに運転
を続行し、各ユニットの効率的な運用を図ることができ
る。
ＵＥＲＲＬ信号とΣＭＲＥ信号をバス上に布線し、これ
に対し、２つの信号の内容によりエラー内容を判別でき
る各ユニット（出力ユニット３，特殊機能ユニット４，
データリンクユニット５）にて構成したことにより、専
用回線により接続された他のシステム（外部機器，子
局）へ自局のエラーを伝達することができ、システムエ
ラー発生時に他のユニットにてシステムエラーの要因を
判別し、システム復旧時間を短縮し、自ユニットにおけ
る処理に影響がない場合には、リセットをかけずに運転
を続行し、各ユニットの効率的な運用を図ることができ
る。
【図１】この発明に係るプログラマブルコントローラの
概略構成（実施例１）を示す説明図である。
概略構成（実施例１）を示す説明図である。
【図２】この発明に係るプログラマブルコントローラの
概略構成（実施例２）を示す説明図である。
概略構成（実施例２）を示す説明図である。
【図３】この発明に係るプログラマブルコントローラの
概略構成（実施例２）を示す説明図である。
概略構成（実施例２）を示す説明図である。
【図４】従来におけるプログラマブルコントローラの概
略構成を示す説明図である。
略構成を示す説明図である。
１ 電源ユニット ２ ＣＰＵユニット ３ 出力ユニット ３ａ 出力カードユニット ４ 特殊機能ユニット ４ａ インテリジェント特殊機能ユニット ５ データリンクユニット ５ａ データリンクユニット ６ ベースユニット ７ リセット回路 ８ 外部機器 ９ 子局システム １０ エラー信号（ΣＲＥＬ） １１ エラー信号（ＣＰＵＥＲＲ） １２ システムリセット信号（ΣＭＲＥ） １３ エラー信号（ＣＰＵＥＲＲＬ） １４ 出力モード選択スイッチ ３０ システムゲートアレイ ３０ａ エラーチェック回路 ３０ｂ ＣＰＵエラー用Ｉ／Ｏポート ３１ 設定スイッチ
Claims (4)
- 【請求項１】 システムに電源を供給する電源ユニット
と、プログラム内容を演算／実行するＣＰＵユニット
と、前記ＣＰＵユニットに接続され、各種機能を実現す
る機能ユニットとを含むプログラマブルコントローラに
おいて、 前記ＣＰＵユニットは、 前記電源ユニットからの電源ダウン予告のエラー信号お
よびＣＰＵからの、システムダウンさせる必要のあるＣ
ＰＵのエラーか否かを決定する第１のＣＰＵエラー信号
の状態に基づいてシステムリセット信号を出力するリセ
ット手段を備え、 前記機能ユニットは、 前記リセット手段からのシステムリセット信号および前
記ＣＰＵユニットからの、すべてのＣＰＵのエラーを判
断する第２のＣＰＵエラー信号の状態に基づいて処理内
容を選択する選択手段を備えたことを特徴とするプログ
ラマブルコントローラ。 - 【請求項２】 システムに電源を供給する電源ユニット
と、プログラム内容を演算／実行するＣＰＵユニット
と、前記ＣＰＵユニットに接続され、各種機能を実現す
る機能ユニットとを含むプログラマブルコントローラに
おいて、 前記ＣＰＵユニットは、 前記ＣＰＵからのＣＰＵエラー信号の内容を判断するエ
ラー内容判断手段と、 前記電源ユニットからの電源ダウン予告のエラー信号お
よび前記エラー内容判断手段からの、システムダウンさ
せる必要のあるＣＰＵのエラーか否かを決定する第１の
ＣＰＵエラー判断信号の状態に基づいてシステムリセッ
ト信号を出力するリセット手段とを備え、 前記機能ユニットは、 前記リセット手段からのシステムリセット信号および前
記エラー内容判断手段からの、すべてのＣＰＵのエラー
を判断する第２のＣＰＵエラー判断信号の状態に基づい
て処理内容を選択する選択手段を備えたことを特徴とす
るプログラマブルコントローラ。 - 【請求項３】 前記エラー内容判断手段は、入力された
ＣＰＵエラー信号に基づいて出力されるＣＰＵエラー判
断信号のレベルを任意に調整できるレベル調整手段を備
えたことを特徴とする請求項２に記載のプログラマブル
コントローラ。 - 【請求項４】 前記機能ユニットが、前記ＣＰＵユニッ
トから入力される指令に基づき外部に対してＯＮ／ＯＦ
Ｆ情報を出力する出力ユニットと、外部機器と接続さ
れ、前記ＣＰＵユニットとの間で情報の授受を行う特殊
機能ユニットと、システム間のデータ通信を行うデータ
リンクユニットとであることを特徴とする請求項１また
は２に記載のプログラマブルコントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-336904 | 1991-12-19 | ||
| JP33690491 | 1991-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257725A JPH05257725A (ja) | 1993-10-08 |
| JP2706027B2 true JP2706027B2 (ja) | 1998-01-28 |
Family
ID=18303716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338645A Expired - Lifetime JP2706027B2 (ja) | 1991-12-19 | 1992-12-18 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706027B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258003A (ja) * | 2010-06-09 | 2011-12-22 | Hitachi Industrial Equipment Systems Co Ltd | プログラマブルコントローラ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233608A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | 停電処理方式 |
| JPH03176710A (ja) * | 1989-12-06 | 1991-07-31 | Hitachi Ltd | 情報処理装置の初期化制御方式 |
-
1992
- 1992-12-18 JP JP4338645A patent/JP2706027B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05257725A (ja) | 1993-10-08 |
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Legal Events
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