JP2682321B2 - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JP2682321B2 JP2682321B2 JP4015453A JP1545392A JP2682321B2 JP 2682321 B2 JP2682321 B2 JP 2682321B2 JP 4015453 A JP4015453 A JP 4015453A JP 1545392 A JP1545392 A JP 1545392A JP 2682321 B2 JP2682321 B2 JP 2682321B2
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- circuit
- frame
- pulse
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- bits
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Links
- 230000005540 biological transmission Effects 0.000 claims description 55
- 238000001514 detection method Methods 0.000 claims description 25
- 238000003780 insertion Methods 0.000 claims description 12
- 230000037431 insertion Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送のフレーム
同期回路に利用する。
同期回路に利用する。
【０００２】
【従来の技術】図２は従来例のフレーム同期回路のブロ
ック構成図である。
ック構成図である。
【０００３】従来、フレーム同期回路は、図２に示すよ
うに、送信カウント回路１１、スクランブル回路１２、
フレームパタン送出回路１５およびフレーム挿入回路１
４を含む送信部１０Ａと、フレームパタン検出回路２
６、受信カウント回路２４およびデスクランブル回路２
５を含む受信部２０Ａとで構成される。
うに、送信カウント回路１１、スクランブル回路１２、
フレームパタン送出回路１５およびフレーム挿入回路１
４を含む送信部１０Ａと、フレームパタン検出回路２
６、受信カウント回路２４およびデスクランブル回路２
５を含む受信部２０Ａとで構成される。
【０００４】送信部１０Ａでは、送信フレーム２に基づ
き送信カウント回路１１でフレームパタンを挿入する位
置を示すパルスを作成しフレーム挿入回路１４に出力す
る。フレーム挿入回路１４でフレームパタン送出回路１
５から出力されたフレームパタンをスクランブル回路１
２からのスクランブルされた送信データに多重し送出す
る。
き送信カウント回路１１でフレームパタンを挿入する位
置を示すパルスを作成しフレーム挿入回路１４に出力す
る。フレーム挿入回路１４でフレームパタン送出回路１
５から出力されたフレームパタンをスクランブル回路１
２からのスクランブルされた送信データに多重し送出す
る。
【０００５】一方、受信部２０Ａでは、フレームパタン
検出回路２６でフレーム挿入回路１４の出力信号の中か
らフレームパタンを検出し受信カウント回路２４に出力
する。受信カウント回路２４で受信フレーム６を作成し
て送出すると同時にデスクランブル回路２５にリセット
位置を示すパルスを出力する。デスクランブル回路２５
でフレーム挿入回路１４の出力信号をデスクランブルし
受信データ４を作成して送出する。
検出回路２６でフレーム挿入回路１４の出力信号の中か
らフレームパタンを検出し受信カウント回路２４に出力
する。受信カウント回路２４で受信フレーム６を作成し
て送出すると同時にデスクランブル回路２５にリセット
位置を示すパルスを出力する。デスクランブル回路２５
でフレーム挿入回路１４の出力信号をデスクランブルし
受信データ４を作成して送出する。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来例のフレーム同期回路では、あらかじめ定められたフ
レームパタンを信号上に多重し、受信側はそのフレーム
パタンを検出することによりフレームの先頭を検出して
いるために、データを監視するにはフレームパタン以外
の監視用のビットを設定する必要があり、監視用のビッ
トを挿入する余裕がない場合には誤り監視ができない問
題点があった。
来例のフレーム同期回路では、あらかじめ定められたフ
レームパタンを信号上に多重し、受信側はそのフレーム
パタンを検出することによりフレームの先頭を検出して
いるために、データを監視するにはフレームパタン以外
の監視用のビットを設定する必要があり、監視用のビッ
トを挿入する余裕がない場合には誤り監視ができない問
題点があった。
【０００７】本発明は上記の欠点を解決するもので、フ
レームパタンに割当られたビットでフレーム同期の確立
と同時にデータ誤りの監視もできるフレーム同期回路を
提供することを目的とする。
レームパタンに割当られたビットでフレーム同期の確立
と同時にデータ誤りの監視もできるフレーム同期回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、送信部と受信
部とを備え、上記送信部は、送信フレームを入力しフレ
ームパルスを作成する送信カウント回路と、送信データ
を入力し上記フレームパルスに基づきこの送信データを
スクランブルするスクランブル回路と、上記スクランブ
ル回路の出力に対して上記フレームパルスに基づいてパ
リティ演算を行いその演算結果を上記フレームパタンと
して出力する第一の演算回路と、上記フレームパルスの
指示するフレームパタン位置に上記フレームパタンをま
とめて挿入し上記スクランブル回路の出力データと多重
し多重データとして伝送路に出力するフレーム挿入回路
とを含み、上記受信部は、到来する伝送データに対して
パリティ演算を行いその演算結果とこの伝送データに含
まれる上記フレームパタンとを比較しその比較結果に基
づき上記同期パルスまたは誤りパルスを出力するフレー
ムパタン検出手段と、このフレームパタン検出手段が出
力する同期パルスに基づいて受信フレームを出力する受
信カウント回路と、この受信フレームに基づき上記伝送
データをデスクランブルして受信データを出力するデス
クランブル回路とを含むことを特徴とする。
部とを備え、上記送信部は、送信フレームを入力しフレ
ームパルスを作成する送信カウント回路と、送信データ
を入力し上記フレームパルスに基づきこの送信データを
スクランブルするスクランブル回路と、上記スクランブ
ル回路の出力に対して上記フレームパルスに基づいてパ
リティ演算を行いその演算結果を上記フレームパタンと
して出力する第一の演算回路と、上記フレームパルスの
指示するフレームパタン位置に上記フレームパタンをま
とめて挿入し上記スクランブル回路の出力データと多重
し多重データとして伝送路に出力するフレーム挿入回路
とを含み、上記受信部は、到来する伝送データに対して
パリティ演算を行いその演算結果とこの伝送データに含
まれる上記フレームパタンとを比較しその比較結果に基
づき上記同期パルスまたは誤りパルスを出力するフレー
ムパタン検出手段と、このフレームパタン検出手段が出
力する同期パルスに基づいて受信フレームを出力する受
信カウント回路と、この受信フレームに基づき上記伝送
データをデスクランブルして受信データを出力するデス
クランブル回路とを含むことを特徴とする。
【０００９】また、本発明は、上記フレームパタン検出
手段は、入力する同期はずれパルスに基づき上記伝送デ
ータに対してパリティ演算を行う第二の演算回路と、上
記伝送データに含まれる上記フレームパタンと上記第二
の演算回路の演算結果とを比較し不一致結果により上記
誤りパルスを出力する一致検出回路と、この一致検出回
路の検出結果の保護を行い上記同期パルスまたは上記同
期はずれパルスを出力する保護回路とを含むことができ
る。
手段は、入力する同期はずれパルスに基づき上記伝送デ
ータに対してパリティ演算を行う第二の演算回路と、上
記伝送データに含まれる上記フレームパタンと上記第二
の演算回路の演算結果とを比較し不一致結果により上記
誤りパルスを出力する一致検出回路と、この一致検出回
路の検出結果の保護を行い上記同期パルスまたは上記同
期はずれパルスを出力する保護回路とを含むことができ
る。
【００１０】さらに、本発明は、上記第二の演算回路
は、上記伝送データに対して８ビットごとにパリティ演
算を行い８ビットの演算結果として上記一致検出回路に
与える手段と、上記同期はずれパルスを入力したときに
は上記伝送データを１ビット遅延してパリティ演算を行
う手段とを含み、上記保護回路は上記一致検出回路の一
致検出結果が８ビットの内の７ビット以上のときに上記
同期パルスを出力し７ビット未満のときに上記同期はず
れパルスを出力する手段を含むことができる。
は、上記伝送データに対して８ビットごとにパリティ演
算を行い８ビットの演算結果として上記一致検出回路に
与える手段と、上記同期はずれパルスを入力したときに
は上記伝送データを１ビット遅延してパリティ演算を行
う手段とを含み、上記保護回路は上記一致検出回路の一
致検出結果が８ビットの内の７ビット以上のときに上記
同期パルスを出力し７ビット未満のときに上記同期はず
れパルスを出力する手段を含むことができる。
【００１１】
【作用】送信部は第一の演算回路でスクランブル回路の
出力に対してフレームパルスに基づきあるビット単位で
パリティ演算を行いその演算結果をフレームパタンとし
てフレーム挿入回路に出力し、フレーム挿入回路はこの
フレームパタンをフレームパタン位置に１フレーム単位
でまとめて挿入しスクランブルされた伝送データと多重
して伝送路に出力する。受信部は伝送データに対してパ
リティ演算を行いその演算結果とこの伝送データに含ま
れる上記フレームパタンとを比較しその比較結果に基づ
き同期の確立あるいは同期はずれを検出し同期パルスま
たは誤りパルスを出力する。
出力に対してフレームパルスに基づきあるビット単位で
パリティ演算を行いその演算結果をフレームパタンとし
てフレーム挿入回路に出力し、フレーム挿入回路はこの
フレームパタンをフレームパタン位置に１フレーム単位
でまとめて挿入しスクランブルされた伝送データと多重
して伝送路に出力する。受信部は伝送データに対してパ
リティ演算を行いその演算結果とこの伝送データに含ま
れる上記フレームパタンとを比較しその比較結果に基づ
き同期の確立あるいは同期はずれを検出し同期パルスま
たは誤りパルスを出力する。
【００１２】以上によりフレームパタンに割当られたビ
ットでフレーム同期の確立と同時にデータ誤りの監視も
できる。
ットでフレーム同期の確立と同時にデータ誤りの監視も
できる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例フレーム同期回路のブロッ
ク構成図である。
する。図１は本発明一実施例フレーム同期回路のブロッ
ク構成図である。
【００１４】図１において、フレーム同期回路は、送信
フレーム２を入力しフレームパルスを作成する送信カウ
ント回路１１、送信データ１を入力しこのフレームパル
スに基づきこの送信データ１をスクランブルするスクラ
ンブル回路１２および入力するフレームパタンを上記フ
レームパルスに基づきこのスクランブル回路１２の出力
に挿入して伝送データ３を出力するフレーム挿入回路１
４を含む送信部１０と、入力する同期パルス８に基づき
受信フレーム６を出力する受信カウント回路２４および
受信フレーム６に基づき伝送データ３をデスクランブル
して受信データ４を出力するデスクランブル回路を含む
受信部２０とを備える。
フレーム２を入力しフレームパルスを作成する送信カウ
ント回路１１、送信データ１を入力しこのフレームパル
スに基づきこの送信データ１をスクランブルするスクラ
ンブル回路１２および入力するフレームパタンを上記フ
レームパルスに基づきこのスクランブル回路１２の出力
に挿入して伝送データ３を出力するフレーム挿入回路１
４を含む送信部１０と、入力する同期パルス８に基づき
受信フレーム６を出力する受信カウント回路２４および
受信フレーム６に基づき伝送データ３をデスクランブル
して受信データ４を出力するデスクランブル回路を含む
受信部２０とを備える。
【００１５】ここで本発明の特徴とするところは、送信
部１０はスクランブル回路１２の出力に対して上記フレ
ームパルスに基づきパリティ演算を行いその演算結果を
上記フレームパタンとして出力する第一の演算回路とし
てパリティ演算回路１３を含み、受信部２０は入力する
誤りパルス５に基づき伝送データ３に対してパリティ演
算を行いその演算結果とこの伝送データに含まれる上記
フレームパタンとを比較しその比較結果に基づき同期パ
ルス８または誤りパルス５を出力するフレームパタン検
出手段を含むことにある。
部１０はスクランブル回路１２の出力に対して上記フレ
ームパルスに基づきパリティ演算を行いその演算結果を
上記フレームパタンとして出力する第一の演算回路とし
てパリティ演算回路１３を含み、受信部２０は入力する
誤りパルス５に基づき伝送データ３に対してパリティ演
算を行いその演算結果とこの伝送データに含まれる上記
フレームパタンとを比較しその比較結果に基づき同期パ
ルス８または誤りパルス５を出力するフレームパタン検
出手段を含むことにある。
【００１６】また、上記フレームパタン検出手段は、伝
送データ３に対してパリティ演算を行う第二の演算回路
としてパリティ演算回路２１と、伝送データ３に含まれ
る上記フレームパタンとパリティ演算回路２１の演算結
果とを比較し不一致結果により誤りパルス５を出力する
一致検出回路２２と、一致検出回路２２の検出結果の保
護を行い同期パルス８または同期はずれパルス７を出力
する保護回路２３とを含む。
送データ３に対してパリティ演算を行う第二の演算回路
としてパリティ演算回路２１と、伝送データ３に含まれ
る上記フレームパタンとパリティ演算回路２１の演算結
果とを比較し不一致結果により誤りパルス５を出力する
一致検出回路２２と、一致検出回路２２の検出結果の保
護を行い同期パルス８または同期はずれパルス７を出力
する保護回路２３とを含む。
【００１７】また、パリティ演算回路２１は、伝送デー
タ３に対して８ビットごとにパリティ演算を行い８ビッ
トの演算結果を一致検出回路２２に与える手段と、同期
はずれパルス７を入力したときには伝送データ３を１ビ
ット遅延してパリティ演算を行う手段とを含み、保護回
路２３は一致検出回路２２の一致検出結果が８ビットの
内の７ビット以上のときに同期パルス８を出力し７ビッ
ト未満のときに同期はずれパルス７を出力する手段を含
む。
タ３に対して８ビットごとにパリティ演算を行い８ビッ
トの演算結果を一致検出回路２２に与える手段と、同期
はずれパルス７を入力したときには伝送データ３を１ビ
ット遅延してパリティ演算を行う手段とを含み、保護回
路２３は一致検出回路２２の一致検出結果が８ビットの
内の７ビット以上のときに同期パルス８を出力し７ビッ
ト未満のときに同期はずれパルス７を出力する手段を含
む。
【００１８】このような構成のフレーム同期回路の動作
について説明する。
について説明する。
【００１９】図１において、フレームパタンが８ビット
の場合を例にとり説明する。送信部１０では、スクラン
ブル回路１２で送信データ１をスクランブルし、パリテ
ィ演算回路１３でこのスクランブルされた送信データを
８ビットごとにそれぞれパリティ演算を行いその結果の
８ビットをフレームパタンとしてフレーム挿入回路１４
に与える。フレーム挿入回路１４ではこのフレームパタ
ンをスクランブルされた送信データに多重して送信す
る。
の場合を例にとり説明する。送信部１０では、スクラン
ブル回路１２で送信データ１をスクランブルし、パリテ
ィ演算回路１３でこのスクランブルされた送信データを
８ビットごとにそれぞれパリティ演算を行いその結果の
８ビットをフレームパタンとしてフレーム挿入回路１４
に与える。フレーム挿入回路１４ではこのフレームパタ
ンをスクランブルされた送信データに多重して送信す
る。
【００２０】受信部２０では、パリティ演算回路２１で
フレーム挿入回路１４の出力信号を送信部１０と同様に
８ビットごとにパリティ演算を行う。一致検出回路２２
でこのパリティ演算結果とフレーム挿入回路１４の出力
フレームパタンと比較し比較結果を保護回路２３に出力
する。保護回路２３で伝送路のビット誤りを考慮して８
ビット中の７ビット以上一致した場合にそれがフレーム
パタンであると判定して同期パタン８を出力し７ビット
未満のときには同期はずれパルス７を出力する。同期パ
タン８により受信カウント回路２４で受信フレーム６を
作成する。デスクランブラ回路２５で受信フレーム６に
基づき伝送データ３のデスクランブル処理を行い受信デ
ータ４を再生する。以上によりフレーム同期が確立した
ことになる。ここで、一致検出回路２２はその比較結果
が不一致のときには誤りが発生したと判断して誤りパル
ス５を送出する。これにより誤り監視ができる。
フレーム挿入回路１４の出力信号を送信部１０と同様に
８ビットごとにパリティ演算を行う。一致検出回路２２
でこのパリティ演算結果とフレーム挿入回路１４の出力
フレームパタンと比較し比較結果を保護回路２３に出力
する。保護回路２３で伝送路のビット誤りを考慮して８
ビット中の７ビット以上一致した場合にそれがフレーム
パタンであると判定して同期パタン８を出力し７ビット
未満のときには同期はずれパルス７を出力する。同期パ
タン８により受信カウント回路２４で受信フレーム６を
作成する。デスクランブラ回路２５で受信フレーム６に
基づき伝送データ３のデスクランブル処理を行い受信デ
ータ４を再生する。以上によりフレーム同期が確立した
ことになる。ここで、一致検出回路２２はその比較結果
が不一致のときには誤りが発生したと判断して誤りパル
ス５を送出する。これにより誤り監視ができる。
【００２１】
【発明の効果】以上説明したように、本発明は、フレー
ムパタンに割当られたビットでフレーム同期の確立と同
時にデータ誤りの監視もできる優れた効果がある。
ムパタンに割当られたビットでフレーム同期の確立と同
時にデータ誤りの監視もできる優れた効果がある。
【図１】本発明一実施例フレーム同期回路のブロック構
成図。
成図。
【図２】従来例のフレーム同期回路のブロック構成図。
１ 送信データ ２ 送信フレーム ３ 伝送データ ４ 受信データ ５ 誤りパルス ６ 受信フレーム ７ 同期はずれパルス ８ 同期パルス １０、１０Ａ 送信部 １１ 送信カウント回路 １２ スクランブル回路 １３、２１ パリティ演算回路 １４ フレーム挿入回路 １５ フレームパタン送出回路 ２０、２０Ａ 受信部 ２２ 一致検出回路 ２３ 保護回路 ２４ 受信カウント回路 ２５ デスクランブル回路 ２６ フレームパタン検出回路
Claims (3)
- 【請求項１】 送信部と受信部とを備え、 上記送信部は、 送信フレームを入力しフレームパルスを作成する送信カ
ウント回路と、 送信データを入力し上記フレームパルスに基づきこの送
信データをスクランブルするスクランブル回路と、 上記スクランブル回路の出力に対して上記フレームパル
スに基づいてパリティ演算を行いその演算結果をまとめ
て上記フレームパタンとして出力する第一の演算回路
と、 上記フレームパルスの指示するフレームパタン位置に上
記フレームパタンをまとめて挿入し上記スクランブル回
路の出力データと多重し多重データとして伝送路に出力
する フレーム挿入回路と を含み、 上記受信部は、 到来する伝送データに対してパリティ演算を行いその演
算結果とこの伝送データに含まれる上記フレームパタン
とを比較しその比較結果に基づき上記同期パルスまたは
誤りパルスを出力するフレームパタン検出手段と、 このフレームパタン検出手段が出力する 同期パルスに基
づいて受信フレームを出力する受信カウント回路と、 この受信フレームに基づき上記伝送データをデスクラン
ブルして受信データを出力するデスクランブル回路と を
含むことを特徴とするフレーム同期回路。 - 【請求項２】 上記フレームパタン検出手段は、入力す
る同期はずれパルスに基づき上記伝送データに対してパ
リティ演算を行う第二の演算回路と、上記伝送データに
含まれる上記フレームパタンと上記第二の演算回路の演
算結果とを比較し不一致結果により上記誤りパルスを出
力する一致検出回路と、この一致検出回路の検出結果の
保護を行い上記同期パルスまたは上記同期はずれパルス
を出力する保護回路とを含む請求項１記載のフレーム同
期回路。 - 【請求項３】 上記第二の演算回路は、上記伝送データ
に対して８ビットごとにパリティ演算を行い８ビットの
演算結果として上記一致検出回路に与える手段と、上記
同期はずれパルスを入力したときには上記伝送データを
１ビット遅延してパリティ演算を行う手段とを含み、上
記保護回路は上記一致検出回路の一致検出結果が８ビッ
トの内の７ビット以上のときに上記同期パルスを出力し
７ビット未満のときに上記同期はずれパルスを出力する
手段を含む請求項２記載のフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015453A JP2682321B2 (ja) | 1992-01-30 | 1992-01-30 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015453A JP2682321B2 (ja) | 1992-01-30 | 1992-01-30 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211499A JPH05211499A (ja) | 1993-08-20 |
| JP2682321B2 true JP2682321B2 (ja) | 1997-11-26 |
Family
ID=11889224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015453A Expired - Lifetime JP2682321B2 (ja) | 1992-01-30 | 1992-01-30 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682321B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758738A (ja) * | 1993-08-18 | 1995-03-03 | Nec Corp | フレーム同期方式 |
| JPH11145945A (ja) | 1997-11-12 | 1999-05-28 | Fujitsu Ltd | 符号化フレーム同期方法及び符号化フレーム同期回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150944A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | 符号誤り検出方式 |
| JPH01160127A (ja) * | 1987-12-16 | 1989-06-23 | Fujitsu Ltd | スクランブル処理方式 |
-
1992
- 1992-01-30 JP JP4015453A patent/JP2682321B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211499A (ja) | 1993-08-20 |
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