JP2673298B2 - セルフテスト機能付半導体集積回路 - Google Patents
セルフテスト機能付半導体集積回路Info
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- G06F11/26—Functional testing
- G06F11/27—Built-in tests
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばマイクロプロセッサを構成するセ
ルフテスト機能付半導体集積回路に係り、特にセルフテ
スト時の入力データを内部で生成できるセルフ機能付半
導体集積回路に関するものである。 〔従来の技術〕 第４図は、例えばProceedings From 1983 Internatio
nal Test ConferenceのP.295〜300に記載の‘THE MC680
4P2 BUILT−IN SELF−TEST'に示されたセルフテスト機
能付マイクロプロセッサのブロック図である。 この図において、21はマイクロプロセッサを示し、22
はプログラムカウンタ、23はROMからなるプログラムメ
モリで、各機能ブロックをコントロールするプログラム
とともに、セルフテストプログラム23aおよびこのテス
トの予測値が書き込まれている。24はROMからなるデー
タメモリで、セルフテスト時の入力データが書き込まれ
ている。25はシグネチャレジスタで、後述するＸバス29
上のデータを圧縮する。26はスタックで、最後に入れた
データが最初に取り出される方式の一時的記憶装置。27
はALUで、セルフテスト終了時の一番最後の圧縮データ
を、セルフテストプログラム23a内にあらかじめ書き込
まれている予測値と比較し、この比較結果をGO/NOGO結
果として出力する。28はポートで、マイクロプロセッサ
21と外部機器とのインターフェースを行う。29はＸバス
で、アドレスおよび読み出しデータのバスとなる。30は
Ｙバスで、書き込みデータのバスとなる。31はRAM、32
はタイマである。 次にマイクロプロセッサ21において、セルフテストを
実行する場合の動作について説明する。 最初に、マイクロプロセッサ21の外部からテスト制御
信号を入力してセルフテストモードに設定する。セルフ
テストモードでは、プログラムメモリ23内のセルフテス
トプログラム23aの先頭番地にプログラムカウンタ22の
値をセットする。 次にプログラムカウンタ22の示す値にしたがって、セ
ルフテストプログラム23aを順次実行していく。このセ
ルフテストプログラム23aでは、［スタック26とALU27］
→［ポート28］→［RAM31］→［タイマ32］の順序で基
本的な動作をテストしている。 このセルフテスト実行時に必要となる入力データは、
［ポート28］のテストではマイクロプロセッサ21の外部
からポート28に入力され、その他の［スタック26とALU2
7］，［タイマ32］等のテストではセルフテスト用に用
意したデータメモリ24領域内のデータをアクセスするこ
とにより得られる。 各機能ブロックで実行したテストデータは、テストを
実行する度にセルフテストプログラム23a内の命令によ
りＸバス29上に出力される。このＸバス29上に出力され
たテストデータは、シグネチャレジスタ25でデータ圧縮
される。この圧縮されたデータは、各機能ブロックのテ
ストが終了する度にポート28を介してマイクロプロセッ
サ21の外部へ出力される。 最後に、セルフテスト終了時の一番最後の圧縮された
データがALU27で予測値と比較され、比較結果がポート2
8を介してGO/NOGO結果としてマイクロプロセッサ21の外
部へ出力される。 なお、このセルフテストプログラム23aではプログラ
ムメモリ23とデータメモリ24のテストを行っていない
が、これは別途ROM TESTモードにより行う。 〔発明が解決しようとする問題点〕 従来のセルフテスト機能付半導体集積回路は、以上の
ように構成されているので、外部から入力データを入力
する場合は、時系列的に変化する多数の制御信号と入力
データを入力するのに多くのテストベクトルや外部に高
速なハードウェアを必要とする。 また、データメモリ24領域内をアクセスする場合は、
セルフテスト時にアクセスする入力データの数が増す分
だけセルフテスト用のデータメモリ領域を必要とする等
の問題点があった。 この発明は、上記のような問題点を解決するためにな
されたもので、セルフテストが容易にできるとともに、
複数の機能ブロックを検査対象とすることができてテス
ト効率の高いセルフテスト機能付半導体集積回路を得る
ことを目的とする。 〔問題点を解決するための手段〕 この発明に係るセルフテスト機能付半導体集積回路
は、セルフテストプログラムに基づいて内部のデータバ
スに連なる複数の機能ブロック夫々のテストを行うセル
フテスト機能付半導体集積回路であって、前記セルフテ
ストプログラム実行時の入力データを生成する乱数発生
器と、この乱数発生器で生成された入力データを外部回
路から入力されるデータに代えてデータバスへ出力する
データ選択手段と、このデータ選択手段から出力される
入力データを用いて実行されたセルフテストプログラム
のデータバス上のテストデータのデータ圧縮を行うデー
タ圧縮器と、前記データ圧縮器の出力値をあらかじめ決
められているテストの予測値と比較して比較結果を出力
する比較手段とを設けたものである。 〔作用〕 この発明においては、乱数発生器がセルフテストプロ
グラム実行時の入力データを生成し、データ選択手段が
乱数発生器で生成された入力データを外部回路から入力
されるデータに代えてデータバスへ出力し、比較手段が
データ選択手段から出力される入力データを用いて実行
されたセルフテストプログラムのテストデータをあらか
じめ決められているテストの予測値と比較して比較結果
を出力する。そして複数の機能ブロックはセルフテスト
プログラムに従って順次的にテストされる。 〔実施例〕 以下、この発明の実施例を図について説明する。 第１図はこの発明の一実施例を示すセルフテスト機能
付半導体集積回路（マイクロプロセッサ）のブロック図
である。 この図において、第４図と同一符号は同一または相当
部分を示し、１はマイクロプロセッサ、２は乱数発生器
で、セルフテストプログラム23a実行時の入力データを
生成する。３はこの発明によるデータ選択手段となるセ
レクタで、乱数発生器２で生成された入力データをセル
フテストプログラム23a実行時にポート28を介して外部
回路から入力されるデータに代えてデータバス４へ出力
する。この時、ポート28からの入力信号は、データバス
４と切り離される。５はこの発明による比較手段となる
ALUで、データ圧縮器８で圧縮されたデータを、あらか
じめ決められているテストの予測値と比較して比較結果
を出力する。６はセルフテストモード設定信号を入力す
るセルフテストモード設定ピン、７は前記ALU5から出力
される比較結果を外部に出力するセルフテスト結果出力
ピン、８はデータ圧縮器で、データバス４上のデータの
圧縮を行う。 第２図は、第１図に示した乱数発生器２の一例を示す
構成図、第３図は、第１図に示したデータ圧縮器８の一
例を示す構成図である。 これらの図において、第１図と同一符号は同一または
相当部分を示し、11はラッチ、12は排他的論理和回路で
ある。乱数発生器２およびデータ圧縮器８はともに32ビ
ット対応のリニアフィードバックシフトレジスタを用い
ている。 乱数発生器２は本質的に（2n−１）個（ｎは乱数発生
器２のビット数）の乱数を発生することができる。した
がって、時間があれば様々なデータの組合せによるセル
フテストが簡単に実行できる。例えば32ビットのリニア
フィードバックシフトレジスタを用いれば、約（４×10
9）の時系列パターンが容易に得られる。 データ圧縮器８は、一度に32ビットのデータを圧縮す
ることができる。 この実施例においては、テストデータはデータ圧縮さ
れた後、予測値と比較される。 次にマイクロプロセッサ１においてセルフテストを実
行する場合の動作について説明する。 まず、セルフテストモード設定ピン６からセルフテス
トモード設定信号を入力して、セルフテストモードに設
定する。つまり、プログラムメモリ23内のセルフテスト
プログラム23aの先頭番地にプログラムカウンタ22の値
をセットする。同時にセレクタ３ではセルフテストモー
ド設定信号により、ポート28の出力と乱数発生器２の出
力から乱数発生器２の出力を選択してデータバス４と接
続する。 次に、プログラムカウンタ22の示す番地にしたがって
セルフテストプログラム23aを順次実行していく。この
時必要となる入力データは全て乱数発生器２の出力を用
いる。各機能ブロックで実行したテストのデータは、セ
ルフテストプログラム23a内の命令によりテストを実行
する度にデータバス４上に出力される。このテストのデ
ータは、データ圧縮器８でデータ圧縮される。 その後、セルフテストの圧縮されたデータと予測値を
ALU5で比較し、比較結果をマイクロプロセッサ１のGO/N
OGO結果としてセルフテスト結果出力ピン７に出力す
る。マイクロプロセッサ１の外部では、セルフテスト結
果出力ピン７の値をモニタするだけでマイクロプロセッ
サ１のGO/NOGO結果が分る。 なお、マイクロプロセッサ１においては、セルフテス
トプログラム23a実行時にマイクロプロセッサ１の外部
とポート５を介してのデータのやり取りを必要としな
い。このため、マイクロプロセッサ１自体の動作に必要
なクロック信号やセルフテストモード設定信号等の数種
の限られた信号入力だけでセルフテストが可能となる。 〔発明の効果〕 以上説明したようにこの発明は、セルフテストプログ
ラム実行時の入力データを生成する乱数発生器と、この
乱数発生器で生成された入力データを外部回路から入力
されるデータに代えてデータバスへ出力するデータ選択
手段と、このデータ選択手段から出力される入力データ
を用いて実行されたセルフテストプログラムのデータバ
ス上のテストデータのデータ圧縮を行うデータ圧縮器
と、前記データ圧縮器の出力値をあらかじめ決められて
いるテストの予測値と比較して比較結果を出力する比較
手段とを設けたので、複雑な外部機器が不要になるとと
もに、従来入力データに占有されていた内部メモリ領域
を開放することができ、テストがユーザサイドにおいて
も容易に行える効果がある。また半導体集積回路内部の
複数の機能ブロックに対するテストを一度の操作で行う
ことができるという効果もある。
ルフテスト機能付半導体集積回路に係り、特にセルフテ
スト時の入力データを内部で生成できるセルフ機能付半
導体集積回路に関するものである。 〔従来の技術〕 第４図は、例えばProceedings From 1983 Internatio
nal Test ConferenceのP.295〜300に記載の‘THE MC680
4P2 BUILT−IN SELF−TEST'に示されたセルフテスト機
能付マイクロプロセッサのブロック図である。 この図において、21はマイクロプロセッサを示し、22
はプログラムカウンタ、23はROMからなるプログラムメ
モリで、各機能ブロックをコントロールするプログラム
とともに、セルフテストプログラム23aおよびこのテス
トの予測値が書き込まれている。24はROMからなるデー
タメモリで、セルフテスト時の入力データが書き込まれ
ている。25はシグネチャレジスタで、後述するＸバス29
上のデータを圧縮する。26はスタックで、最後に入れた
データが最初に取り出される方式の一時的記憶装置。27
はALUで、セルフテスト終了時の一番最後の圧縮データ
を、セルフテストプログラム23a内にあらかじめ書き込
まれている予測値と比較し、この比較結果をGO/NOGO結
果として出力する。28はポートで、マイクロプロセッサ
21と外部機器とのインターフェースを行う。29はＸバス
で、アドレスおよび読み出しデータのバスとなる。30は
Ｙバスで、書き込みデータのバスとなる。31はRAM、32
はタイマである。 次にマイクロプロセッサ21において、セルフテストを
実行する場合の動作について説明する。 最初に、マイクロプロセッサ21の外部からテスト制御
信号を入力してセルフテストモードに設定する。セルフ
テストモードでは、プログラムメモリ23内のセルフテス
トプログラム23aの先頭番地にプログラムカウンタ22の
値をセットする。 次にプログラムカウンタ22の示す値にしたがって、セ
ルフテストプログラム23aを順次実行していく。このセ
ルフテストプログラム23aでは、［スタック26とALU27］
→［ポート28］→［RAM31］→［タイマ32］の順序で基
本的な動作をテストしている。 このセルフテスト実行時に必要となる入力データは、
［ポート28］のテストではマイクロプロセッサ21の外部
からポート28に入力され、その他の［スタック26とALU2
7］，［タイマ32］等のテストではセルフテスト用に用
意したデータメモリ24領域内のデータをアクセスするこ
とにより得られる。 各機能ブロックで実行したテストデータは、テストを
実行する度にセルフテストプログラム23a内の命令によ
りＸバス29上に出力される。このＸバス29上に出力され
たテストデータは、シグネチャレジスタ25でデータ圧縮
される。この圧縮されたデータは、各機能ブロックのテ
ストが終了する度にポート28を介してマイクロプロセッ
サ21の外部へ出力される。 最後に、セルフテスト終了時の一番最後の圧縮された
データがALU27で予測値と比較され、比較結果がポート2
8を介してGO/NOGO結果としてマイクロプロセッサ21の外
部へ出力される。 なお、このセルフテストプログラム23aではプログラ
ムメモリ23とデータメモリ24のテストを行っていない
が、これは別途ROM TESTモードにより行う。 〔発明が解決しようとする問題点〕 従来のセルフテスト機能付半導体集積回路は、以上の
ように構成されているので、外部から入力データを入力
する場合は、時系列的に変化する多数の制御信号と入力
データを入力するのに多くのテストベクトルや外部に高
速なハードウェアを必要とする。 また、データメモリ24領域内をアクセスする場合は、
セルフテスト時にアクセスする入力データの数が増す分
だけセルフテスト用のデータメモリ領域を必要とする等
の問題点があった。 この発明は、上記のような問題点を解決するためにな
されたもので、セルフテストが容易にできるとともに、
複数の機能ブロックを検査対象とすることができてテス
ト効率の高いセルフテスト機能付半導体集積回路を得る
ことを目的とする。 〔問題点を解決するための手段〕 この発明に係るセルフテスト機能付半導体集積回路
は、セルフテストプログラムに基づいて内部のデータバ
スに連なる複数の機能ブロック夫々のテストを行うセル
フテスト機能付半導体集積回路であって、前記セルフテ
ストプログラム実行時の入力データを生成する乱数発生
器と、この乱数発生器で生成された入力データを外部回
路から入力されるデータに代えてデータバスへ出力する
データ選択手段と、このデータ選択手段から出力される
入力データを用いて実行されたセルフテストプログラム
のデータバス上のテストデータのデータ圧縮を行うデー
タ圧縮器と、前記データ圧縮器の出力値をあらかじめ決
められているテストの予測値と比較して比較結果を出力
する比較手段とを設けたものである。 〔作用〕 この発明においては、乱数発生器がセルフテストプロ
グラム実行時の入力データを生成し、データ選択手段が
乱数発生器で生成された入力データを外部回路から入力
されるデータに代えてデータバスへ出力し、比較手段が
データ選択手段から出力される入力データを用いて実行
されたセルフテストプログラムのテストデータをあらか
じめ決められているテストの予測値と比較して比較結果
を出力する。そして複数の機能ブロックはセルフテスト
プログラムに従って順次的にテストされる。 〔実施例〕 以下、この発明の実施例を図について説明する。 第１図はこの発明の一実施例を示すセルフテスト機能
付半導体集積回路（マイクロプロセッサ）のブロック図
である。 この図において、第４図と同一符号は同一または相当
部分を示し、１はマイクロプロセッサ、２は乱数発生器
で、セルフテストプログラム23a実行時の入力データを
生成する。３はこの発明によるデータ選択手段となるセ
レクタで、乱数発生器２で生成された入力データをセル
フテストプログラム23a実行時にポート28を介して外部
回路から入力されるデータに代えてデータバス４へ出力
する。この時、ポート28からの入力信号は、データバス
４と切り離される。５はこの発明による比較手段となる
ALUで、データ圧縮器８で圧縮されたデータを、あらか
じめ決められているテストの予測値と比較して比較結果
を出力する。６はセルフテストモード設定信号を入力す
るセルフテストモード設定ピン、７は前記ALU5から出力
される比較結果を外部に出力するセルフテスト結果出力
ピン、８はデータ圧縮器で、データバス４上のデータの
圧縮を行う。 第２図は、第１図に示した乱数発生器２の一例を示す
構成図、第３図は、第１図に示したデータ圧縮器８の一
例を示す構成図である。 これらの図において、第１図と同一符号は同一または
相当部分を示し、11はラッチ、12は排他的論理和回路で
ある。乱数発生器２およびデータ圧縮器８はともに32ビ
ット対応のリニアフィードバックシフトレジスタを用い
ている。 乱数発生器２は本質的に（2n−１）個（ｎは乱数発生
器２のビット数）の乱数を発生することができる。した
がって、時間があれば様々なデータの組合せによるセル
フテストが簡単に実行できる。例えば32ビットのリニア
フィードバックシフトレジスタを用いれば、約（４×10
9）の時系列パターンが容易に得られる。 データ圧縮器８は、一度に32ビットのデータを圧縮す
ることができる。 この実施例においては、テストデータはデータ圧縮さ
れた後、予測値と比較される。 次にマイクロプロセッサ１においてセルフテストを実
行する場合の動作について説明する。 まず、セルフテストモード設定ピン６からセルフテス
トモード設定信号を入力して、セルフテストモードに設
定する。つまり、プログラムメモリ23内のセルフテスト
プログラム23aの先頭番地にプログラムカウンタ22の値
をセットする。同時にセレクタ３ではセルフテストモー
ド設定信号により、ポート28の出力と乱数発生器２の出
力から乱数発生器２の出力を選択してデータバス４と接
続する。 次に、プログラムカウンタ22の示す番地にしたがって
セルフテストプログラム23aを順次実行していく。この
時必要となる入力データは全て乱数発生器２の出力を用
いる。各機能ブロックで実行したテストのデータは、セ
ルフテストプログラム23a内の命令によりテストを実行
する度にデータバス４上に出力される。このテストのデ
ータは、データ圧縮器８でデータ圧縮される。 その後、セルフテストの圧縮されたデータと予測値を
ALU5で比較し、比較結果をマイクロプロセッサ１のGO/N
OGO結果としてセルフテスト結果出力ピン７に出力す
る。マイクロプロセッサ１の外部では、セルフテスト結
果出力ピン７の値をモニタするだけでマイクロプロセッ
サ１のGO/NOGO結果が分る。 なお、マイクロプロセッサ１においては、セルフテス
トプログラム23a実行時にマイクロプロセッサ１の外部
とポート５を介してのデータのやり取りを必要としな
い。このため、マイクロプロセッサ１自体の動作に必要
なクロック信号やセルフテストモード設定信号等の数種
の限られた信号入力だけでセルフテストが可能となる。 〔発明の効果〕 以上説明したようにこの発明は、セルフテストプログ
ラム実行時の入力データを生成する乱数発生器と、この
乱数発生器で生成された入力データを外部回路から入力
されるデータに代えてデータバスへ出力するデータ選択
手段と、このデータ選択手段から出力される入力データ
を用いて実行されたセルフテストプログラムのデータバ
ス上のテストデータのデータ圧縮を行うデータ圧縮器
と、前記データ圧縮器の出力値をあらかじめ決められて
いるテストの予測値と比較して比較結果を出力する比較
手段とを設けたので、複雑な外部機器が不要になるとと
もに、従来入力データに占有されていた内部メモリ領域
を開放することができ、テストがユーザサイドにおいて
も容易に行える効果がある。また半導体集積回路内部の
複数の機能ブロックに対するテストを一度の操作で行う
ことができるという効果もある。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すセルフテスト機能付
半導体集積回路のブロック図、第２図は、第１図に示し
た乱数発生器の一例を示す構成図、第３図は、第１図に
示したデータ圧縮器の一例を示す構成図、第４図は従来
のセルフテスト機能付マイクロプロセッサのブロック図
である。 図において、１はマイクロプロセッサ、２は乱数発生
器、３はセレクタ、４はデータバス、５はALUである。 なお、各図中の同一符号は同一または相当部分を示す。
半導体集積回路のブロック図、第２図は、第１図に示し
た乱数発生器の一例を示す構成図、第３図は、第１図に
示したデータ圧縮器の一例を示す構成図、第４図は従来
のセルフテスト機能付マイクロプロセッサのブロック図
である。 図において、１はマイクロプロセッサ、２は乱数発生
器、３はセレクタ、４はデータバス、５はALUである。 なお、各図中の同一符号は同一または相当部分を示す。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−68624（ＪＰ，Ａ)
特開 昭56−76854（ＪＰ，Ａ)
特開 昭58−209136（ＪＰ，Ａ)
特開 昭60−9136（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．セルフテストプログラムに基づいて内部のデータバ
スに連なる複数の機能ブロック夫々のテストを行うセル
フテスト機能付半導体集積回路であって、前記セルフテ
ストプログラム実行時の入力データを生成する乱数発生
器と、この乱数発生器で生成された入力データを外部回
路から入力されるデータに代えてデータバスへ出力する
データ選択手段と、このデータ選択手段から出力される
入力データを用いて実行されたセルフテストプログラム
のデータバス上のテストデータのデータ圧縮を行うデー
タ圧縮器と、前記データ圧縮器の出力値をあらかじめ決
められているテストの予測値と比較して比較結果を出力
する比較手段を具備したことを特徴とするセルフテスト
機能付半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322133A JP2673298B2 (ja) | 1987-12-17 | 1987-12-17 | セルフテスト機能付半導体集積回路 |
| US07/622,316 US5051997A (en) | 1987-12-17 | 1990-12-03 | Semiconductor integrated circuit with self-test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322133A JP2673298B2 (ja) | 1987-12-17 | 1987-12-17 | セルフテスト機能付半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161748A JPH01161748A (ja) | 1989-06-26 |
| JP2673298B2 true JP2673298B2 (ja) | 1997-11-05 |
Family
ID=18140298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322133A Expired - Fee Related JP2673298B2 (ja) | 1987-12-17 | 1987-12-17 | セルフテスト機能付半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5051997A (ja) |
| JP (1) | JP2673298B2 (ja) |
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| US5173906A (en) * | 1990-08-31 | 1992-12-22 | Dreibelbis Jeffrey H | Built-in self test for integrated circuits |
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| US5583786A (en) * | 1993-12-30 | 1996-12-10 | Intel Corporation | Apparatus and method for testing integrated circuits |
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| US5704035A (en) * | 1994-07-28 | 1997-12-30 | Intel Corporation | Computer method/apparatus for performing a basic input/output system (BIOS) power on test (POST) that uses three data patterns and variable granularity |
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| US5721863A (en) * | 1996-01-29 | 1998-02-24 | International Business Machines Corporation | Method and structure for accessing semi-associative cache memory using multiple memories to store different components of the address |
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