DE69224727T2

DE69224727T2 - Schaltung mit eingebautem Selbsttest

Info

Publication number: DE69224727T2
Application number: DE69224727T
Authority: DE
Inventors: Takeshi Ikenaga; Jun-Ichi Takahashi
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1991-12-16
Filing date: 1992-12-15
Publication date: 1998-11-12
Anticipated expiration: 2012-12-16
Also published as: EP0549949B1; EP0549949A3; US5301199A; EP0549949A2; DE69224727D1

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft eine eingebaute Selbst-Test- Schaltung gemäß Oberbegriff des Anspruchs 1.
In den letzten Jahren wurde es sehr wichtig, zur Sicherung der Qualität von LSIs (Large Scale Integration bzw. hochintegrierte Bauelemente) einen Test mit einer hohen Fehlererkennungsfähigkeit durchzuführen. Jedoch wurde es wegen der neuen Entwicklung höher integrierter LSIs schwieriger, die innere Anordnung eines LSI von den begrenzten äußeren Pins aus zu testen. Außerdem wuwurde auch der Testinhalt kompliziert. Beim Design for Testability (DFT) bzw. Testbarkeits-Entwurf wird davon ausgegangen, daß in einen LSI eine eigene Test-Schaltung eingebaut ist. Typische Techniken sind eine Built-in-Self-Test-(BIST) bzw. eingebaute Selbst-Test-Technik, zum Beispiel beschrieben bei P.P. Gelsinger: Design and Test of the 80368, IEEE Design and Test of Computers, Vol 4, No. 3, Juni 1987, S. 42-50, und eine Abtast-Technik, für welche ein Beispiel in der EP-A-O 164 209 beschrieben ist. Die vorliegende Erfindung bezieht sich auf die BIST-Technik.
Bei der BIST-Technik ist ein eingebauter Selbst-Test bekannt, bei welchem zum Durchführen eines Tests eine Testfunktion in einen Halbleiter-Chip eingebaut ist. Eingebaute Selbst-Test- Anordnungen werden unterteilt in zentralisierte Anordnungen, bei welchen ein Muster-Erzeuger und ein Muster-Komprimierer von allen Funktionsblöcken geteilt werden, und verteilte Anordnungen, bei welchen für jeden Funktionsblock ein Muster-Erzeuger und ein Muster-Komprimierer angeordnet ist.
Bei diesen Anordnungen wird die Hardware-Menge oder der Raum- Faktor im LSI stark von der Anzahl der Teile jeder Bestandteil bildenden Komponente oder der Leitungs-Menge zwischen den betreffenden Bestandteile bildenden Komponenten beeinflußt.
Beispielsweise wird als ein Muster-Erzeuger im allgemeinen ein Pseudozufallsmuster-Erzeuger verwendet. Typische Beispiele für den Pseudozufallsmuster-Erzeuger sind ein Linearrückkopplung- Schieberegister und ein gewichtetes Linear-Schieberegister. Beim Verwenden eines Linearrückkopplung-Schieberegisters mit einer Bit-Breite, welche der Anzahl von Inputs bzw. Eingängen von Circuits under test (CUT) bzw. Schaltungen unter Test entspricht, wird vom Linearrückkopplung-Schieberegister ein Pseudozufallsmuster erzeugt, und die Ausgabe bzw. der Output vom Linearrückkopplung-Schieberegister stellt die Eingabe bzw. den Input zu den Schaltungen unter Test dar.
Beim Verfahren, welches das Linearrückkopplung-Schieberegister oder das gewichtete Linearrückkopplung-Schieberegister als den Testmuster-Erzeuger verwendet, muß jedoch das Linearrückkopplung-Schieberegister mit der Bit-Breite, die der Anzahl von Inputs der Schaltungen unter Test entspricht, verwendet werden, und für eine Schaltung mit vielen Inputs wird eine große Hardware-Menge benötigt.
Außerdem wird beim Linearrückkopplung-Schieberegister eine große Anzahl von Mustern und eine lange Test-Ausführungszeit benötigt, um eine hohe Fehlerabdeckung zu erreichen. Unerwünschterweise wird eine lange Fehler-Simulationszeit benötigt, um die Muster entsprechend auszuwerten.
Der gewichtete Linearrückkopplung-Schieberegister hat den Vorteil, daß die Anzahl von Mustern wegen verbessertem Konvergieren der Fehlerabdeckung verringert wird. Jedoch wird zusätzlich Wichtungs-Hardware wie ODER- und UND-Gatter benötigt, was zu Unannehmlichkeiten führt.
Wenn ein Muster-Komprimierer betrachtet wird, werden in der Muster-Komprimierer-Anordnung als der erste und zweite Komprimierer zwei Linear Feedback Shift Registers (LFSRs) bzw. Linearrückkopplung-Schieberegister, oder Multiple Input Linear Feedback Shift Registers (MISRS) bzw. Mehrfachinput- Linearrückkopplung-Schieberegister verwendet. Bei den ersten Komprimierern liefern, wie in Fig. 10 gezeigt, Muster-Erzeuger (LFSRs) 1&sub1; bis 1&sub4; Q Testmuster zu vier Funktionsblöcken 2&sub1; bis 2&sub4; als Schaltungen unter Test. Von den Funktionsblöcken 2&sub1; bis 2&sub4; ausgegebene Daten von R Bit x Q Mustern werden von Raum- Komprimierern 3&sub1; bis 3&sub4; räumlich zu Daten von 1 Bit x Q Mustern komprimiert, wobei die Mehrfachinput-Linearrückkopplung- Schieberegister (MISRs) als in/an die Funktionsblöcke ein- bzw. angegliedert verwendet werden (d.h. die Funktionsblöcke und die Muster-Komprimierer sind im Chip-Layout aneinander angrenzend angeordnet, und die Leitungslänge zwischen ihnen ist kurz)
Bei den zweiten Komprimierern werden alle Daten, welche jeweils aus 1 Bit x Q Mustern bestehen, und durch Komprimieren der Daten von den Funktionsblöcken 2&sub1; bis 2&sub4; durch die Raum- Komprimierer 3&sub1; bis 3&sub4; erhalten wurden, von entsprechenden Komprimier-Leitungen 4&sub1; bis 4&sub4; gesammelt. Zeit- bzw. zeitliche Komprimierer 5&sub1; bis 5&sub4; komprimieren alle Daten zu Daten, welche jeweils aus einem Muster bestehen, wobei die Linearrückkopplung-Schieberegister (LFSRs) getrennt von den vier Funktionsblöcken verwendet werden (die Komprimierer sind im Chip-Layout getrennt von den Funktionsblöcken angeordnet, und die Leitungslänge zwischen ihnen ist lang). Raum- und Zeit-Komprimierer sind zum Beispiel in der WO-A-8101210 beschrieben. Die Ergebnis-Werte werden mit einem gegebenen, in dem Chip gespeicherten erwarteten Wert verglichen.
Weil die Mehrfachinput-Linearrückkopplung-Schieberegister als die Raum-Komprimierer 3 (3&sub1; bis 3&sub4; ) als die ersten Komprimierer für die Funktionsblöcke verwendet werden, und vier getrennte Linearrückkopplung-Schieberegister als Zeit-Komprimierer 5 (5&sub1; bis 5&sub4; ) verwendet werden, die als die zweiten Komprimierer dienen, ist die den Muster-Komprimierer ausmachende Hardware- Menge unerwünscht groß.
Als eine Anordnung des Raum-Komprimierers mit kleinerer Hardware-Menge als bei demjenigen Komprimierer, welcher die Mehrfachinput-Linearrückkopplung-Schieberegister verwendet, ist ein Komprimierer bekannt, welcher exklusiv-ODER-Gatter verwendet (siehe S.M. Reddy et al.: A data compression technigue for built-in self-test, IEEE Trans. Comp., Col. 37, No. 9, S. 1151- 1156 (Sept. 1988)).
Der Raum-Komprimierungsgrad (komprimierbare Bit-Breite) ohne nicht erkannte Fehler hängt von einem Funktionsblock unter Test im Komprimierer ab, welcher ausschließlich die exklusiv-ODER- Gatter verwendet. Diese Anordnung ist für einen Muster- Komprimierer geeignet, bei welchem Raum- und Zeit-Komprimierer aneinander angrenzend angeordnet sind, um einen zentralisierten Selbst-Test durchzuführen. Jedoch wird, wenn diese Anordnung als ein verteilter Selbst-Test-Muster-Komprimierer verwendet wird, und ein Komprimierer mit einem geringen Raum- Komprimierungsgrad in dem Funktionsblock unter Test vorhanden ist, eine Leitungs-Menge zwischen den Raum- und den Zeit- Komprimierern unerwünscht vergrößert.

Zusammenfassung der Erfindung

Deswegen ist es ein vorrangiges Ziel der vorliegenden Erfindung, eine eingebaute Selbst-Test-Schaltung zur Verfügung zu stellen, welche dieselbe Fehlererkennungsfähigkeit wie die herkömmlichen Techniken behalten kann, und mit einer geringeren Hardware-Menge als die herkömmlichen Techniken angeordnet wer den kann.
Zum Erreichen des obigen Ziels der vorliegenden Erfindung wird eine eingebaute Selbst-Test-Schaltung zur Verfügung gestellt mit wenigstens einem aus einem Linearrückkopplung- Schieberegister gebildeten Mustererzeuger, wenigstens einem Funktionsblock, welcher auf Basis eines Outputs bzw. Ausgabe von dem Muster-Erzeuger oder von den Muster-Erzeugern einem
Selbst-Test unterzogen wird, wobei auf Basis eines Outputs bzw. Ausgabe von dem Funktionsblock oder den Funktionsblöcken ein Test-Ergebnis geprüft wird, wobei der Funktionsblock oder die Funktionsblöcke O (positiv-ganzahlig) Inputs bzw. Eingänge und M (positiv-ganzzahlig) Outputs bzw. Ausgänge aufweist/aufweisen, wobei der Muster-Erzeuger oder die Muster- Erzeuger und der Funktionsblock oder die Funktionsblöcke in einen Halbleiter-Chip eingebaut sind, in welchen weitere Funktionselemente eingebaut sind, dadurch gekennzeichnet, daß das Linearrückkopplung-Schieberegister oder die Linearrückkopplung- Schieberegister eine Output- bzw. Ausgangs-Bit-Breite P (P = O/N) aufweisen, welche 1/N der Inputs O des Funktionsblocks oder der Funktionsblöcke ist, wobei N eine ganze Zahl größer oder gleich 2 ist, um ein Pseudozufallsmuster zu erzeugen, und eine iterative Pseudozufallsmuster-Ausgabeeinheit, um Outputs von dem Linearrückkopplung-Schieberegister oder von den Linearrückkopplung-Schieberegistern in Einheiten von P Outputs zu verteilen und einen iterativen Fseudozufallsmuster-Output von dem Linearrückkopplung-Schieberegister oder von den Linearrück kopplung-Schieberegistern zu dem Funktionsblock oder zu den Funktionsblöcken mit einer iterativen O-Bit-Breite (O = P*N) des Pseudozufallsmuster-Outputs alle P-Bits auszugeben.
Vorteilhaft wird ein Muster-Erzeuger, ein auf Basis eines Out puts von dem Muster-Erzeuger einem Selbst-Test unterzogener Funktionsblock, ein Raum-Komprimierer zum Komprimieren eines Test-Ergebnisses des Funktionsblocks, und ein Komparator zum Vergleichen eines Outputs von dem Raum-Komprimierer mit einem erwarteten Wert und Ausgeben eines Vergleichs-Ergebnisses zur Verfügung gestellt, wobei der Funktionsblock O (positivganzzahlig) und M (positiv-ganzzahlig) Outputs hat, der Muster- Erzeuger gebildet ist aus einem Linearrückkopplung- Schieberegister mit einer Output-Bit-Breite P (P = O/N), welche 1/N der Inputs O des Funktionsblocks ist, zum Erzeugen eines Pseudozufallsmusters, und einer iterativen Pseudozufallsmuster- Ausgabeeinheit zum Verteilen von Outputs von dem Linearrückkopplung-Schieberegister in Einheiten von P Outputs und Ausgeben eines iterativen Pseudozufallsmuster-Outputs mit einer iterativen O-Bit-Breite (O = P*N) des Pseudozufallsmuster-Outputs vom Linearrückkopplung-Schieberegister alle P-Bits zum Funktionsblock, wobei der Raum-Komprimierer eine Funktion räumlichen Komprimierens der M Outputs von dem Funktionsblock in L Outputs (positiv-ganzzahlig und M > L) aufweist, und der Muster- Erzeuger, der Funktionsblock, der Raum-Komprimierer und der Komparator in einen Halbleiter-Chip eingebaut sind, in welchem weitere Funktionselemente eingebaut sind. Weitere vorteilhafte Aspekte der Erfindung sind in den Unteransprüchen definiert.

Kurzbeschreibung der Zeichnung

Fig. 1 ist ein Block-Diagramm, welches ein Ausführungsbeispiel einer eingebauten Selbst-Test-Schaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 2 ist ein Block-Diagramm, welches ein Ausführungsbeispiel eines in Fig. 1 gezeigten Muster-Erzeugers zeigt;
Fig. 3 ist ein Schaltplan, welcher eine Anordnung des in Fig. 2 gezeigten Muster-Erzeugers im Detail zeigt;
Fig. 4 ist ein Diagramm, welches ein weiteres Ausführungsbeispiel eines Muster-Erzeugers zeigt;
Fig. 5 ist ein System-Diagramm, welches die Schaltung des in Fig. 3 gezeigten Ausführungsbeispiels im Detail zeigt;
Fig. 6 ist ein Schaltplan, welcher eine Anordnung eines Mustererzeugers, der die Anordnungen der Figuren 4 und 5 verwendet, zeigt;
Fig. 7 ist ein Schaltplan, welcher eine Anordnung eines in Fig. 1 gezeigten Raum-Komprimierers im Detail zeigt;
Fig. 8 ist ein Schaltplan, welcher ein weiteres Ausführungsbeispiel eines Raum-Komprimierers zeigt;
Fig. 9 ist ein System-Diagramm, welches eine Anordnung einer Logik-Schaltung mit einem Modus zum Schalten von Komprimier- Leitungen von den Funktionsblöcken zeigt; und
Fig. 10 ist ein Block-Diagramm, welches eine Anordnung einer herkömmlichen eingebauten Selbst-Test-Schaltung zeigt.

Beschreibung der bevorzugten Ausführungsbeispiele

Fig. 1 zeigt ein Ausführungsbeispiel einer eingebauten Selbst- Test-Schaltung gemäß der vorliegenden Erfindung.
Bezogen auf Fig. 1 sind Muster-Erzeuger 11 (11&sub1; bis 11&sub3; ) in einer verteilten Weise ausgebildet, bei welcher Muster-Erzeuger in Funktionsblock-Einheiten angeordnet sind oder in einer zentralisierten Weise, bei welcher Muster-Erzeuger von einem Ort aus verteilen, wobei ein Bus oder dergleichen verwendet wird, oder in einer gemischten Weise, bei welcher die verteilten und die zentralisierten Muster-Erzeuger gemischt sind. Die Muster- Erzeuger 11 sind in einen Halbleiter-Chip eingebaut, in welchem weitere Funktionselemente angeordnet sind. Fig. 2 zeigt die An ordnung im Detail.
Fig. 2 zeigt als ein Beispiel für den Muster-Erzeuger 11 in Fig. 1 einen iterativen Pseudozufallsmuster-Erzeuger. Ein Funktionsblock als eine Schaltung unter Test wird von mehrerenmodulen gebildet. Der Muster-Erzeuger umfaßt ein Linearrückkopplung-Schieberegister (LFSR) 21 zum Erzeugen eines Pseudozufallsmusters mit einer Output-Bit-Breite P, welche 1/N (N ist eine ganze Zahl größer gleich 2: N = 2, 3, 4, ...) der Anzahl von Inputs ist, welche zu Daten-Input-Einheiten der Module M&sub1; bis Mn geliefert werden, und eine iterative Pseudozufallsmuster-Ausgabeeinheit 22 zum iterativen (N-fachen) Liefern der von den Linearrückkopplung-Schieberegistern (LFSR) 21 erzeugten Pseudozufallsmustern zu den Input-Einheiten der Module.
Der iterative Pseudozufallsmuster-Erzeuger verteilt mit Hilfe des Linearrückkopplung-Schieberegisters 21 Outputs zu N Daten, um das Pseudozufallsmuster mit dem Output-Bit-Muster zu erzeugen, welches 1/N (N = 2, 3, 4...) der Anzahl von Inputs hat, die zu den Daten-Input-Einheiten der Module geliefert werden, und veranlaßt die iterative Pseudozufallsmuster-Ausgabeeinheit 22 zum iterativen Erzeugen des Pseudozufallsmusters.
Um den iterativen Pseudozufallsmuster-Erzeuger mit den Modulen als Schaltung unter Test zu verbinden, ist die iterative Pseudozufallsmuster-Ausgabeeinheit 22 zur iterativen Eingabe des von dem iterativen Pseudozufallsmuster-Erzeugers erzeugten iterativen Pseudozufallsmusters zu den Daten-Input-Einheiten der Module mit den Daten-Input-Einheiten der Module verbunden.
Die Bit-Breite des Linearrückkopplung-Schieberegisters 21 als Hauptkomponente des iterativen Pseudozufallsmuster-Erzeugers ist so bestimmt, daß das von dem Linearrückkopplung- Schieberegister (LFSR) 21 erzeugte Pseudozufallsmuster nicht zu jedem der iterativen Module geliefert wird, sondern iterativ zu 2 oder mehr Modulen, und zwar aus folgendem Grund. Wenn ein Pseudozufallsmuster in Moduleinheiten geliefert wird, kann jedes Modul getestet werden, aber ein verbindender Test zwischen den Modulen kann nicht durchgeführt werden. Dadurch wird ein nicht erkennbarer Fehler verursacht.
Die endgültige Bit-Breite des Linearrückkopplung-Schieberegisters 21 wird so bestimmt, daß sie in einen erlaubten Wert (95%) der Fehlerabdeckung fällt, welcher bei einer Fehler- Simulation entsprechend einer verfehlten bzw. Fehl- Fehlerabdeckung festgelegt wurde.
Die Bit-Breite des Linearrückkopplung-Schieberegisters 21 wird durch die Anzahl von Steuerungs-Inputs vergrößert. Der vergrößerte Bit-Output wird zu Steuerungs-Input-Einheiten 23 der Schaltungen unter Test geliefert, ohne verteilt zu werden, wobei das Muster für die Steuerungs-Input-Einheiten 23 der Schaltungen unter Test erzeugt wird.
Zum Erzeugen eines Musters für die Steuerungs-Input-Einheiten 23 der Schaltungen unter Test kann in einer Anordnung, welche sich von der beschriebenen unterscheidet, ein Muster-Erzeuger verwendet werden, welcher ein Linearrückkopplung- Schieberegister und einen Zähler umfaßt.
Ausführungsbeispiele, welche die Schaltungen unter Test und den iterativen Pseudozufallsmuster-Erzeuger 20 als einen 32-Bit- Ripply-Carry Addierer bzw. Addierer ohne Übertrag- Vorausberechnung und einen 32-Bit-Carry-Lookahead Addierer bzw. Addierer mit Übertrag-Vorausberechnung verwenden, sind in den Figuren 3 und 6 dargestellt als typische Schaltungen mit einer Anordnung (Fig. 2), bei welcher identische Funktionsmodule in einer Reihe angeordnet und miteinander verbunden sind.
Fig. 3 erklärt Schaltungen unter Test gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung.
Dieses Ausführungsbeispiel erläutert die Anwendung der vorhegenden Erfindung bei einem Addierer ohne Übertrag- Vorausberechnung. Wie in Fig. 3 gezeigt, besteht das 32-Bit- Addierer-Modell ohne Übertrag-Vorausberechnung aus 32 in Reihe angeordneten und miteinander über eine Einfachübertrag- Übermittlungsleitung 32 verbundenen Voll-Addierer-Modulen 31 mit 3 Inputs und 2 Outputs. Das unterste Modul 3132 ist mit einem Carry-Input-Pin (CI) bzw. Übertrag-Input-Pin 23, und das oberste Modul 31&sub1; mit einem Carry-Output-Pin (CO) bzw. Übertrag-Output-Pin 34 verbunden. Daten-Input-Pins A0 bis A31 und B0 bis B31 sind mit dem iterativen Pseudozufallsmuster-Erzeuger 20 verbunden.
Der iterative Pseudozufallsmuster-Erzeuger 20 verwendet ein Linearrückkopplung-Schieberegister mit einem 5-Bit Output (5-Bit- LFSR) 21. Einer der fünf Output-Bits des Schieberegisters 21 ist mit dem Übertrag-Input-Pin 23 verbunden, und die übrigen vier Bits werden für das Schieberegister verwendet, so daß ein von dem Schieberegister 21 erzeugtes Pseudozufallsmuster durch die iterative Pseudozufallsmuster-Ausgabeeinheit 22, wie in Fig. 3 gezeigt, iterativ zu den vier Daten-Input-Einheiten der zwei Voll-Addierer-Module 31 geliefert wird.
Das Pseudozufallsmuster wird aus dem folgenden Grund je bzw. allen zwei Voll-Addierer-Modulen geliefert. Wenn das Pseudozufallsmuster iterativ zu jedem Voll-Addierer-Modul geliefert wird, kann jeder Voll-Addierer unabhängig getestet werden, aber es kann kein verbindender Test zwischen den Voll-Addierern durchgeführt werden. Obwohl diese Anordnung hinsichtlich einer Reduzierung der Hardware vorteilhaft ist, tritt jedoch ein nicht erkennbarer Fehler auf.
Die Anzahl von Input-Bits des 32-Bit Addierers ohne Übertrag- Vorausberechnung ist 65. Wenn ein herkömmlicher Pseudozufallsmuster-Erzeuger verwendet wird, wird ein 65-Bit Pseudozufallsmuster-Erzeuger benötigt. Jedoch wird nur der 5-Bit Pseudozufallsmuster-Erzeuger benötigt, wenn eine iterative Anordnung verwendet wird.
Fig. 4 erklärt eine Schaltung unter Test gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel erläutert die Anwendung der vorliegenden Erfindung bei einem Addierer mit Übertrag-Vorausberechnung.
Fig. 4 zeigt acht 4-Bit-Addierer-Einheiten mit Übertrag- Vorausberechnung 51 als Module 51&sub1; bis 51&sub8;, die durch eine Einfachübertrag-Übermittlungsleitung 52 verbunden sind. Das unterste Modul 51&sub8; ist mit einem Carry-Input-Pin (CI) bzw. Übertrag- Input-Pin 53 verbunden, und das oberste Modul 51&sub1; ist mit einem Carry-Output-Pin (CO) bzw. Übertrag-Output-Pin 54 verbunden.
Eine in Fig. 5 gezeigte Addierer-Einheit mit Übertrag- Vorausberechnung umfaßt eine Halb-Addierer-Einheit 61, Übertrag-Berechnungs-Einheiten 62 und 63, und eine Exklusiv-ODER- Einheit 64.
Einen Fall einer Anwendung des iterativen Pseudozufallsmuster- Erzeugers 20 bei dem obigen Addierer-Modell mit Übertrag- Vorausberechnung wird unten beschrieben.
Fig. 6 erklärt einen iterativen Pseudozufallsmuster-Erzeuger gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Der iterative Pseudozufallsmuster-Erzeuger 20 umfaßt einen Linearrückkopplung-Schieberegister 71 mit einem 17-Bit- Output (17-Bit LFSR) . Der iterative Pseudozufallsmuster- Erzeuger verbindet für diesen Addierer mit Übertrag- Vorausberechnung einen der 17 Output-Bits mit dem Übertrag- Input-Pin 53. Die übrigen 16 Bits werden für den iterativen Pseudozufallsmuster-Erzeuger verwendet, und ein von diesem Erzeuger erzeugtes Pseudozufallsmuster wird durch eine Pseudozufallsmuster-Ausgabeeinheit 74 iterativ zu 16 Daten-Input- Einheiten 55 (Fig. 4) von je zwei der Addierer-Einheiten mit Übertrag-Vorausberechnungen 511 bis 516 geliefert. Der Übertrag- Input-Pin 53 ist in derselben Weise angeordnet wie in Fig. 4.
Bei diesem Ausführungsbeispiel wird ein Pseudozufallsmuster aus dem folgenden Grund je bzw. allen zwei Addierer-Einheiten mit Übertrag-Vorausberechnung geliefert. Wenn das Pseudozufallsmuster iterativ jeder Addierer-Einheit mit Übertrag- Vorausberechnung geliefert wird, kann jede Addierer-Einheit mit Übertrag-Vorausberechnung unabhängig getestet werden, aber es kann in derselben Weise wie beim Addierer ohne Übertrag- Vorausberechnung kein verbindender Test zwischen den Addierer- Einheiten mit Übertrag-Vorausberechnung durchgeführt werden.
Obwohl die Hardware-Menge verringert werden kann, tritt ein nicht erkennbarer Fehler auf.
Die Anzahl von Input-Bits des 32-Bit Addierers mit Übertrag- Vorausberechnung ist 65. Wenn ein herkömmlicher Pseudozufallsmuster-Erzeuger verwendet wird, wird ein 65-Bit Linearrückkopplung-Schieberegister benötigt. Jedoch wird nur der 17-Bit Linearrückkopplung-Schieberegister benötigt, wenn eine iterative Anordnung verwendet wird.
Es sind die Ausführungsbeispiele beschrieben worden, bei wel chen die iterativen Pseudozufallsmuster-Erzeuger als zwei typische Addierer verwendet werden. Jedoch wird ein iterativer Pseudozufallsmuster-Erzeuger, wenn eine iterative Logik e Schaltung angeordnet werden soll, bei einer Arithmetic Logic Unit (ALU) bzw. einem Rechen-Leit-Werk als Schaltung, bei wel cher identische Funktionsmodule in Linie angeordnet sind, mit einer komplizierteren Anordnung als bei einem Addierer wirksam, oder bei einem Multiplizierer oder dergleichen als Schaltung, bei welcher identische Module array- bzw. matrixförmig angeordnet sind.
Man beachte, daß der iterative Pseudozufallsmuster-Erzeuger bei einem 16-Bit Rechen-Leit-Werk mit 25 Funktionen wie Arithmetik- Logik-, Vergleich-Funktion und einer Überlauf-Erkennungs- Funktion, oder einem 16-Bit Multiplizierer angewendet werden kann, welcher einen Booth- bzw. Warte-Algorithmus zweiter Ordnung und ein Übertragssicherungs-Addierer-Schema verwendet. Außerdem wird eine Simulation durchgeführt, um einen Muster- Erzeuger zu erhalten, welcher eine hohe Fehlerabdeckung bei kleiner Hardware-Menge (25-60%) und kleinerer Anzahl von Mustern (10-40%) aufweist. Die Bit-Breiten der für den 32-Bit Addierer ohne Übertrag-Vorausberechnung und den 32-Bit Addierer mit Übertrag-Vorausberechnung benötigten Pseudozufallsmuster- Erzeuger, welche in den obigen zwei Ausführungsbeispielen erläutert wurden, sind fünf Bits bzw. 17 Bits. Diese Bit-Breiten können 7,7 % bzw. 26,2 % derjenigen des herkömmlichen Verfahrens betragen, welches Pseudozufallsmuster-Erzeuger verwendet, deren Anzahl gleich der Input-Anzahl des Addierers ist.
Die Bit-Breiten dieser Pseudozufallsmuster-Erzeuger werden durch die Anzahl von Modulen mit identischen Funktionen, d.h. der Bit-Breite des Addierers, nicht geändert. Wenn ein 64- oder 128-Bit Addierer betrachtet wird, kann der iterative Pseudozufallsmuster-Erzeuger unter Verwendung des die obige Bit-Breite aufweisenden Pseudozufallsmuster-Erzeugers angeordnet werden, wodurch die Hardware-Menge wesentlich verringert wird.
Tabelle 1 zeigt für Addierer ohne Übertrag-Vorausberechnung eine Beziehung zwischen der Anzahl von Mustern und Fehlerabdekkungen bei einer konkreten Fehlersimulation, für die den iterativen Pseudozufallsmuster-Erzeuger (Fig. 3) der vorliegenden Erfindung verwendende Ausgestaltung bzw. Modell, und für die Ausgestaltung, welche die Pseudozufallsmuster-Erzeuger der herkömmlichen Technik mit der der Anzahl von Inputs entsprechenden Bit-Breite verwendet. TABELLE 1 Vergleich zwischen Addierern ohne Übertrag-Vorausberechnung bezüglich Fehlerabdeckung
Tabelle 2 zeigt für Addierer mit Übertrag-Vorausberechnung eine Beziehung zwischen der Anzahl von Mustern und Fehlerabdeckungen bei einer konkreten Fehlersimulation für die den iterativen Pseudozufallmuster-Erzeuger (Fig. 6) der vorliegenden Erfindung verwendende Ausgestaltung bzw. Modell, und für die Ausgestaltung, welche die Pseudozufallsmuster-Erzeuger der herkömmlichen Technik mit der der Anzahl von Inputs entsprechenden Bit-Breite verwendet. TABELLE 2 Vergleich zwischen Addierern mit Übertrag-Vorausberechnung bezüglich Fehlerabdeckung
Wie aus den Tabellen 1 und 2 ersichtlich, beträgt die zum Erhalt einer 100 %igen Fehlerabdeckung nötige Anzahl von Mustern bei dem iterativen Pseudozufallsmuster-Erzeuger im Vergleich zu dem Pseudozufallsmuster-Erzeuger des herkömmlichen Verfahrens 2% bei dem Addierer ohne Übertrag-Vorausberechnung und ungefähr 10% bei dem Addierer mit Übertrag-Vorausberechnung. Beim Produktionstest kann die Testzeit verkürzt werden und die Fehler-
Simulationszeit zum Auswerten der von den Mustererzeugern erzeugten Mustern kann stark verringert werden.
Wie oben beschrieben, benötigt ein Linearrückkopplung- Schieberegister, wenn gemäß der vorliegenden Erfindung ein iterativer Pseudozufallsmuster-Erzeuger bei einer Mehrfachinput- Schaltung mit einer iterativen Logik-Anordnung verwendet wird, eine kleinere Bit-Breite als die herkömmlichen Linearrückkopplung-Schieberegister, welche die Input-Bit-Breite aufweisen. Außerdem kann die Test-Hardware verringert werden.
Durch Liefern eines iterativen Pseudozufallsmusters zu einer Schaltung unter Test kann die Fehlererkennungsfähigkeit pro Muster vergrößert werden. Um eine hohe Fehlerabdeckung zu erreichen, kann die Anzahl von zu der Schaltung unter Test gelieferten Mustern verringert werden. Die Produktionstestzeit kann verkürzt werden, und Fehler-Simulationsszeit zum Auswerten der Muster kann eingespart werden.
Bezogen auf Fig. 1 umfaßt die Schaltung jeweils in/an die Funktionsblöcken 12&sub1; bis 12&sub3; einer Schaltung unter Test 12 einbzw. angegliederte Raum-Komprimierer 13&sub1; bis 13&sub3;, einen in/an den Funktionsblock 12&sub1; ein- bzw. angegliederten Raum Komprimierer 14, eine unabhängig von den Funktionsblöcken ange ordnete Komprimier-Leitung-Schalt-Logik-Schaltung 16 mit einem Modus zum Schalten der Komprimier-Leitungen von den Funktionsblöcken 12&sub1; bis 12&sub3;, einen Zeit-Komprimierer 17, und ein Leitungsgebiet 15 zum Verbinden der Raum-Kompromierer 13&sub1; bis 13&sub3; und 14 zu der Komprimier-Leitung-Schalt-Logik-Schaltung 16 und dem Zeit-Komprimierer 17. Die Zeit-Komprimierer 13&sub1; bis 13&sub3; umfassen jeweils Exklusiv-ODER-Gatter verwendende Komprimierer. Der Raum-Komprimierer 14 umfaßt einen ein Mehrfachinput- Linearrückkopplung-Schieberegister (MISR) verwendenden Komprimierer, und der Zeit-Komprimierer 17 ist ein ein Mehrfachinput Linearrückkopplung-Schieberegister (MISR) verwendender Komprimierer. Bezugszeichen 18 bezeichnet einen Komparator zum Vergleichen eines Outputs von dem Zeit-Komprimierer 17 mit einem Output von einem Erwartungswert-Erzeuger 19, und Ausgeben eines Vergleichs-Ergebnisses.
Die Anordnung des Raum-Komprimierers wird unten im Detail beschrieben.
(1) Mit Bezug auf die Figuren 7 und 8 werden auf der Beschaffenheit der Funktionsblöcke beruhende Anwendungen der Raum- Komprimierer beschrieben.
Der Raum-Komprimierer ist ein Komprimierer mit einer Funktion zum Komprimieren von Input-Daten von M Bits (M ist die Anzahl von Outputs des Funktionsblocks) x K Mustern (K ist die Anzahl von Test-Mustern), welche von jedem Funktionsblock der Schaltung unter Test 12 ausgegeben werden, zu Output-Daten von L (L ist die Anzahl von Outputs von dem Komprimierer; K > L) x K Mustern. Im Detail ist der Raum-Komprimierer als ein Raum- Komprimierer 13 (Fig. 7) angeordnet, bei welchem Exklusiv-ODER- Gatter, Exklusiv-NICHT-ODER-Gatter, oder NICHT-UND-Gatter in einer Baum- oder Kaskadenform angeordnet sind, oder als ein Raum-Komprimierer 14 (Fig. 8), welcher ein Mehrfachinput- Rückkopplung-Schieberegister mit mehreren Exklusiv-ODER-Gattern 132 und 133 und Schieberegister 134 umfaßt. Bezogen auf Fig. 7 bezeichnet Bezugszeichen 121 Komprimierer-Input-Leitungen; Bezugszeichen 122 die Baum-Form bildende Exklusiv-ODER-Gatter; und Bezugszeichen 123 eine Komprimier-Leitung für den Komprimierer-Output. Bezogen auf Fig. 8 bezeichnet Bezugszeichen 131 Komprimierer-Input-Leitungen; und Bezugszeichen 135 eine Komprimier-Leitung für den Komprimierer-Output.
Der die Exklusiv-ODER-Gatter verwendende Komprimierer 13 ist gekennzeichnet durch eine kleine Hardware-Menge. Jedoch tritt abhängig von der Beschaffenheit einer Schaltung unter Test beim Vergrößern des Grades der Raum-Komprimierung (d.h. Verringerung von L) ein nicht erkannter Fehler auf. Der den Mehrfachinput- Rückkopplung-Schieberegister verwendende Komprimierer 14 ist dadurch gekennzeichnet, daß die Hardware-Menge groß ist. Jedoch tritt sogar bei einem Output-Grad von 1, unabhängig von der Art der Schaltung, selten ein nicht erkannter Fehler auf, weil das Muster komprimiert wird, während es als Funktion der Zeit gefaltet wird.
Gemäß der vorliegenden Erfindung wird die Raum-Komprimierung unter Verwendung des die Exklusiv-ODER- oder -NICHT-ODER Gatter verwendenden Komprimierers 13&sub1; bis zu einem Grad durchgeführt, bei welchem ein nicht erkannter Fehler nicht auftritt. Danach wird der das Mehrfachinput-Linearrückkopplung-Schieberegister verwendende Komprimierer 14 verwendet, um eine Komprimierung auf einen Output durchzuführen. Auf diese Weise verwendet die vorliegende Erfindung die zweistufige Anordnung.
Jedoch tritt, sogar wenn der die Exklusiv-ODER-Gatter verwendende Raum-Komprimierer verwendet wird, bis zu einem Grad, bei welchem eine Raum-Komprimierung bis zu einem Output durchgeführt wird, kein nicht erkannter Fehler auf. Dabei wird in Abhängigkeit von der Art des Funktionsblocks der ausschließlich die Exklusiv-ODER-Gatter verwendende Raum-Komprimierer 13&sub3; verwendet (ein Funktionsblock mit dieser Beschaffenheit ist eine Schaltung 123 mit einer Beschaffenheit A).
Wenn sogar bei einer Raum-Komprimierung auf mehrere Komprimier- Leitungen kein nicht erkannter Fehler auftritt, wobei der die Exklusiv-ODER-Gatter verwendende Raum-Komprimierer verwendet wird, und wenn die mehreren Komprimier-Leitungen mit dem Zeit- Komprimierer verbunden werden, wird ein Leitungsgebiet 15 erhalten. Dieses wird verglichen mit einer Hardware-Menge, die erhalten wird, wenn Outputs durch eine aus dem Raum- Komprimierer, welcher die Exklusiv-ODER-Gatter verwendet, bestehende Komprimierer-Einheit auf einen Output komprimiert werden und der Komprimierer den Mehrfachinput-Linearrückkopplung- Schieberegister aufweist. Bei einer Schaltung unter Test, wel che die beim letzteren Fall kleinere Hardware-Menge als beim ersteren Fall aufweist, wird der ausschließlich die Exklusiv- ODER-Gatter verwendende Raum-Komprimierer 13&sub2; verwendet (d.h. ein Funktionsblock, welcher diese Beschaffenheit hat, wird als eine Schaltung 12&sub2; mit einer Beschaffenheit B definiert, und ein Funktionsblock, welcher zu keiner der Schaltüngen gehört, wird als eine Schaltung 12&sub1; mit einer Beschaffenheit C definiert).
Gemäß der vorliegenden Erfindung werden Komprimierer mit verschiedenen Anordnungen, wie der Raum-Kompromierer 13 mit den Exklusiv-ODER-Gattern, und der Raum-Kompromierer 14 mit den Mehrfachinput-Linearrückkopplung-Schieberegistern abhängig von den Beschaffenheiten der Funktionsblöcke als Schaltungen unter Test auf mehrstufige Art kombiniert. Dadurch wird die Hardware- Menge des Raum-Komprimierers reduziert.
Die Hardware-Menge des Raum-Komprimierers mit den Exklusiv- ODER-Gattern zum Komprimieren eines Inputs mit n Bits auf einen Output wird mit derjenigen eines Raum-Komprimierers mit dem Mehrfachinput-Linearrückkopplung-Schieberegister verglichen. Wie in Fig. 7 gezeigt, benötigt der Komprimierer mit den Exklusiv-ODER-Gattern (n-1) Exklusiv-ODER-Gatter 122, während der Komprimierer mit dem Mehrfachinput-Linearrückkopplung- Schieberegister, wie in Fig. 8 gezeigt, das Exklusiv-ODER- Gatter 132 und den Schieberegister 134 für jeden Input 131 benötigt. Außerdem benötigt der Komprimierer mit dem Mehrfachin- put-Linearrückkopplung-Schieberegister auch mehrere weitere Exklusiv-ODER-Gatter 133 zum Durchführen der linearen Rückkopplung.
Wie oben beschrieben, kann der Komprimierer mit den Exklusiv-ODER-Gattern angeordnet werden, indem die (n-1) Exklusiv-ODER- Gatter verwendet werden, während der Kompromierer mit dem Mehrfachinput-Linearrückkopplung-Schieberegister n Exklusiv-ODER- Gatter und mehrere zusätzliche Exklusiv-ODER-Gatter, und n Schieberegister benötigt. Wenn die Hardware-Menge des Schieberegisters ungefähr dreimal derjenigen des Exklusiv-ODER-Gatters entspricht, kann der Raum-Komprimierer mit ausschließlich Exklusiv-ODER-Gattern mit einer Hardware-Menge ausgeführt werden, welche ungefähr 1/4 oder weniger derjenigen des Raum- Komprimierers mit dem Mehrfachinput-Linearrückkopplung- Schieberegister ist.
(2) Basierend auf der Beschaffenheit der Funktionsblöcke wird unten die Wirkung des Raum-Komprimierers mit ausschließlich den Exklusiv-ODER-Gattern beschrieben.
In der Schaltung 123 mit der Beschaffenheit A pflanzt sich eine Auswirkung eines im Inneren der Schaltung unter Test auftretenden Fehlers zufällig fort, und Bit-Fehler eines Test-Output- Musters treten unabhängig mit gleichen Wahrscheinlichkeiten auf.
Ein theoretischer, quantitativer Grund dafür, daß die Schaltung 12&sub3; die Beschaffenheit A hat, wobei bei Verwendung des Raum- Komprimierers mit ausschließlich den Exklusiv-ODER-Gattern fast kein nicht erkannter Fehler vorkommt, wird unten erklärt.
Wenn der Raum-Komprimierer nicht verwendet wird, sind die Fehlerabdeckung und die Anzahl der in eine Schaltung unter Test eingegebenen Pseudozufallsmuster jeweils als FC bzw. P gegeben, und es gilt die folgende Gleichung
FC= f(P) . . . (1)
so daß durch die obige Gleichung eine Funktion f gegeben ist, welche als eine Fehlererkennungs-Funktion definiert ist.
Wenn der Raum-Komprimierer mit ausschließlich den Exklusiv- ODER-Gattern verwendet wird, wird die theoretische Formel der Fehlerabdeckung für eine Ausgestaltung erhalten, bei welcher eine Änderung der Fehlerabdeckung durch diese Fehlererkennungs- Funktion gegeben ist.
Eine Auswirkung eines im Inneren der Schaltung unter Test auftretender Fehlers pflanzt sich zufällig zu dem Output fort, und die Bit-Fehler des Test-Output-Musters treten unabhängig mit gleichen Wahrscheinlichkeiten auf. Eine Wahrscheinlichkeit Pmiss mit welcher ein im t-ten Muster bei nicht vorhandenem Raum-Komprimierer erkannter Fehler bei vorhandenem Raum- Komprimierer mit ausschließlich den Exklusiv-ODER-Gattern in der Anzahl von Mustern x verfehlt wird, kann wie folgt dargestellt werden, wenn n die Anzahl von Outputs des Raum- Komprimierers ist:
Eine durch die Anzahl von Mustern t erkannte Fehlerrate wird durch Differenzieren der Fehlererkennungs-Funktion f erhalten. Deshalb ist die Wahrscheinlichkeit nicht erkannter Fehler Rmiss für die im t-ten Muster bei nicht vorhandenem Raum-Komprimierer erkannten Fehler in der von dem Raum-Komprimierer mit ausschießlich den Exklusiv-ODER-Gattern komprimierten Anzahl von Mustern x gegeben durch (Rate von zu erkennenden Fehlern) x (Wahrscheinlichkeit nicht erkannter Fehler), so daß gilt:
Einegesamte Fehl-Fehlerabdeckung Fcmiss ist gegeben als eine Gesamtsumme der Wahrscheinlichkeit nicht erkannter Fehler der jeweiligen Anzahl von Mustern, so daß gilt:
Deshalb ist bei Verwendung des Raum-Komprimierers mit ausschließlich den Exklusiv-ODER-Gattern eine Fehlerabdeckung FC' wie folgt definiert:
Ein Modell, bei welchem die Fehlerabdeckung exponentiell wächst, und die 100%ige Fehlerabdeckung bei 100 Mustern erhalten wird, wird als eine empirische Fehlererkennungsfunktion betrachtet:
Tabelle 3 zeigt den Vergleich zwischen Fehlerabdeckungen FC bei nicht vorhandenem Raum-Komprimierer, und den Fehlerabdeckungen FC' bei vorhandenem Raum-Komprimierer zum Erhalt nur eines Outputs, welcher ausschließlich die Exklusiv-ODER-Gatter verwendet. TABELLE 3
Die Fehlerabdeckung FC' für die 100 Muster beträgt 92,65 %, und es ergeben sich nicht erkannte Fehler von etwa 7%. Jedoch erhöht sich die Fehlerabdeckung FC', wenn die Anzahl von Mustern auf 200, 500 und 1000 erhöht wird, auf jeweils 97,69%, 99,86% bzw. 99,998%. Somit weisen Schaltungen, die der Bedingung genügen, daß sich die Auswirkungen von im Inneren der Schaltungen auftretenden Fehlern zufällig zu den Outputs fortpflanzen, extrem niedrige Fehl-Fehlerabdeckungen auf, wenn die Anzahl von Mustern erhöht wird.
Als die Schaltung 123 mit der Beschaffenheit A wird ein 16-Bit Addierer mit Übertrag-Vorausberechnung mit 2 Inputs erläutert. Tabelle 4 zeigt einen Vergleich zwischen den Fehlerabdeckungen FC bei nicht vorhandenem Raum-Komprimierer, und den Fehlerab deckungen FC' bei vorhandenem Raum-Komprimierer zum Erhalt nur eines Outputs, welcher ausschließlich die Exklusiv-ODER-Gatter verwendet. TABELLE 4
Wie in Tabelle 4 gezeigt, wird für den Addierer mit Übertrag- Vorausberechnung die 100%ige Fehlerabdeckung erreicht, wenn der Raum-Komprimierer zum Erhalt nur eines Outputs mit ausschließlich den Exklusiv-ODER-Gattern verwendet wird. Im Vergleich zu dem nicht vorhandenen Raum-Komprimierer ist für die 100%ige Fehlerabdeckung die Anzahl von Mustern fast die gleiche. Verglichen mit der theoretischen Kurve wird die Fehl-Fehlerabdeckung extrem niedrig. Der Addierer mit Übertrag-Vorausberechnung ist in einer bit-geteilten Weise angeordnet, so daß die Auswirkung des Fehlers zu einer Konzentration auf einen Output neigt.
Als die Schaltung 122 mit der Beschaffenheit B wird eine 16-Bit Rechen-Leit-Werk-Einheit erläutert. Die Rechen-Leit-Werk- Einheit hat 16 Daten-Outputs und 4 Steuerungs-Outputs.
Tabelle 5 zeigt die erhaltenen Änderungen bezüglich Fehlerabdeckungen, wenn irgendein Raum-Komprimierer verwendet wird, wenn ein Raum-Komprimierer verwendet wird, um die Daten-Outputs auf einen Output zu komprimieren, und wenn ein Raum- Komprimierer verwendet wird, um sowohl Daten- als auch Steuerungs-Outputs auf einen Output zu komprimieren. TABELLE 5
Selbst wenn die Daten-Outputs auf einen Output komprimiert werden, wird die maximale Fehlerabdeckung im Vergleich zu einem Fall, bei welchem der Raum-Komprimierer nicht verwendet wird, nicht geändert. Die Anzahl von Mustern zum Erhalt dieser maximalen Fehlerabdeckung wird fast nicht erhöht.
Wenn sowohl die Daten- als auch die Steuerungs-Outputs auf einen Output komprimiert werden, treten einige nicht erkannte Fehler auf, weil bei den Steuerungs-Outputs ein Output-Paar mit einer starken Korrelation vorhanden ist und die Fehler sich nicht zufällig fortpflanzen. D.h. daß, wenn zwei Outputs mit einer invertierenden Beziehung bei einem Fehler an einer gege benen Stelle räumlich komprimiert werden, dieser Fehler nicht erkannt werden kann.
Da bei der theoretischen Formel eine Annahme begründet wurde, daß sich die Auswirkung eines Fehlers zufällig zu einem Output fortpflanzt, können die Outputs von dem Raum-Komprimierer auf einen Output komprimiert werden. Da jedoch Outputs wie Steuerungs-Outputs vorhanden sind, für die diese Annahme nicht gilt, müssen Outputs mit einer starken Korrelation unabhängig voneinander räumlich komprimiert werden. Die Anzahl von Outputs von dem Raum-Komprimierer mit ausschließlich den Exklusiv-ODER- Gattern muß zwei sein. Bei diesem Ausführungsbeispiel wird die Hardware-Menge, die erhalten wird, wenn die zwei Outputs durch den Raum-Komprimierer mit dem Mehrfachinput-Linearrückkopplung- Schieberegister weiter zu einem Output komprimiert wird, ver glichen mit dem Leitungsgebiet, das beim Verbinden der zwei Outputs mit dem Zeit-Komprimierer erhalten wird. Wenn die letztere Hardware-Menge kleiner ist als die erstere, hat der Raum- Komprimierer für die Schaltung eine Anordnung mit der Beschaffenheit B.
(3) Eine Anordnung einer Logik-Schaltung mit einem Modus zum Schalten von Komprimier-Leitungen von den jeweiligen Funktionsblöcken wird unter Bezugnahme auf Fig. 9 beschrieben.
Die von den Funktionsblöcken zum Zeit-Komprimierer 17 verbindenden Komprimier-Leitungen sind als Funktionsblock-Einheiten, voneinander unabhängig.
Wenn die Komprimier-Leitungen unabhängig voneinander einer Zeit-Komprimierung unterzogen werden, kann ein Fehlerblock separiert werden.
Zu diesem Zweck weist eine Logik-Schaltung 16 Funktionen eines Modus auf, um unabhängig von den Funktionsblöcken sequentiell Outputs von mit separierten Fehler-Funktionsblöcken verbundenen Komprimier-Leitungen 141 und 144 zu einem Zeit-Komprimierer 17 zu liefern, bevor Outputs von den Komprimier-Leitungen 141 und 142 geliefert werden, die von jeweils in/an die Funktionsblöcke ein- bzw. angegliederten Raum-Komprimierern 13&sub1; bis 13&sub3; komprimiert wurden, und um zu den übrigen Komprimier-Leitungen (142 und 145) feste Werte auszugeben; außerdem einen Modus, um durch den Zeit-Komprimierer 17 direkt die Outputs von sämtlichen Komprimier-Leitungen zu liefern. Die Logik-Schaltung 16 schaltet dann durch eine Steuerungsleitung 143 zwischen den obigen zwei Modi. Bezogen auf Fig. 9 ist die Komprimier-Leitung 141 eine Komprimier-Leitung von einem separierten Fehler-Funktionsblock. Die Komprimier-Leitung 142 ist eine Komprimier-Leitung von einem Block mit Ausnahme des separierten Fehler-Funktionsblocks. Bezugsnummer 144 bezeichnet einen direkten Output von einer Komprimier-Leitung; Bezugsnummer 145 bezeichnet einen Festwert- Output.
Beim Entwurf wird der Modus zum Liefern der Outputs von den mit den separierten Fehler-Funktionsblöcken verbundenen Komprimier- Leitungen zu dem Zeit-Komprimierer 17 eingestellt. Eine Zeit- Komprimierung wird in Einheiten von separierten Fehler- Funktionsblöcken durchgeführt, und die komprimierten Outputs werden mit dem erwarteten Wert verglichen. Die Fehler- Funktionsblöcke werden dann separiert. Bei der Herstellung wird der Modus zum Liefern von Outputs von sämtlichen der Komprimier-Leitungen zu dem Zeit-Komprimierer eingestellt, und sämtliche der Outputs werden gleichzeitig zeitlich komprimiert. Die komprimierten Werte werden mit dem erwarteten Wert verglichen, wobei auf effektive Weise ein GO/NO GO- bzw. ein GEHT/GEHT NICHT-Test durchgeführt wird.
(4) Unten wird die Anordnung des Zeit-Komprimierers beschneben.
Der Zeit-Komprimierer 17 ist ein Komprimierer zum Komprimieren von Daten von L Bits (sämtliche Komprimier-Leitung-Outputs von den Funktionsblöcken durch den Raum-Komprimierer) x K Mustern auf Daten von L Bits x ein Muster. Zu diesem Zweck wird ein Mehrfachinput- (L-Input-) Linearrückkopplung-Schieberegister verwendet. Die komprimierten Daten von L Bits x ein Muster werden mit dem erwarteten Wert mit einer L-Bit Breite verglichen, und das Vergleichs-Ergebnis wird ausgegeben.
Wie oben beschrieben wurde, werden gemäß der vorliegenden Erfindung Komprimierer mit unterschiedlichen Anordnungen, abhängig von der Beschaffenheit des Funktionsblocks als Schaltung unter Test, verbunden, wie etwa Komprimierer mit ausschließlich Exklusiv-ODER-Gattern und ein ein Mehrfachinput- Linearrückkopplung-Schieberegister verwendender Komprimierer. Die Hardware-Menge des Raum-Komprimierers wird reduziert, und die Anzahl von Verdrahtungs-Leitungen zwischen dem Raum- Komprimierer und dem Zeit-Komprimierer wird verringert. In der Anordnung eines verteilten eingebauten Selbst-Test-Muster- Komprimierers wird die gesamte Hardware-Menge des Muster- Komprimierers verringert.
Außerdem wird gemäß der vorliegenden Erfindung eine Schalt- Modus-Logik-Schaltung angeordnet, die einen Modus aufweist, um sequentiell Komprimier-Leitung-Outputs von den separierten Fehler-Funktionsblöcken zu dem Zeit-Komprimierer zu liefern, und um einen festen Wert zu den übrigen Komprimier-Leitungen auszugeben. Beim Entwurfstest wird im Vergleich zu einem Fall, bei welchem Zeit-Komprimierer in Einheiten von separierten Fehler- Funktionsblöcken angeordnet sind, eine geringere Hardware-Menge benötigt. Eine Schalt-Steuerung wird erreicht, indem nur ein Logik-Wert zu der Steuerungs-Leitung der Logik-Schaltung eingestellt wird. Dies vereinfacht das Testen.
In dem in Fig. 1 gezeigten Ausführungsbeispiel kann die Test- Schaltung einen Ein-Bit Output haben, wenn der Komparator 18 in einen LSI eingebaut ist. Die Anzahl von bei dem Test benötigten externen Pins kann minimiert werden. Jedqch braucht der Komparator nicht in dem LSI eingebaut zu sein, und kann außerhalb des ISL angeordnet sein. In diesem Fall wird ein Output mit einer gegebenen Bit-Breite extern extrahiert. Dieses Extraktionsverfahren ist ein bekanntes Verfahren.
In Fig. 1 wird der Output von dem Raum-Komprimierer zu dem Zeit-Komprimierer und dem Komparator geliefert, um ein Testergebnis zu erhalten. Jedoch kann eine bekannte Testergebnis- Feststellungs-Schaltung verwendet werden, um auf Basis des Outputs von dem Raum-Komprimierer festzustellen, ob ein gewünschter Wert erhalten wurde.

Claims

1. Eingebaute Selbst-Test-Schaltung mit: wenigstens einem aus einem Linearrückkopplung- Schieberegister gebildeten Muster-Erzeuger (11&sub1; - 11&sub3;)

wenigstens einem Funktionsblock (12; 12&sub1; - 12&sub3;)1 welcher auf Basis eines Outputs von dem Muster-Erzeuger oder von den Muster-Erzeugern (11&sub1; - 11&sub3;) einem Selbst-Test unterzogen wird,

wobei auf Basis eines Outputs von dem Funktionsblock oder von den Funktionsblöcken (12; 12&sub1; - 12&sub3;) ein Test-Ergebnis geprüft wird,

wobei der Funktionsblock oder die Funktionsblöcke (12; 12&sub1; - 12&sub3;) O Inputs und M Outputs aufweist/aufweisen, wobei O und N positive ganze Zahlen sind,

wobei der Muster-Erzeuger oder die Muster-Erzeuger (11&sub1; - 11&sub3;) und der Funktionsblock oder die Funktionsblöcke (12; 12&sub1; - 12&sub3;) in einen Halbleiter-Chip eingebaut sind, in welchen weitere Funktionselemente eingebaut sind,

dadurch gekennzeichnet, daß das Linearrückkopplung-Schieberegister oder die Linearrückkopplung-Schieberegister eine Output-Bit- Breite P aufweisen, welche LIN der Inputs O des Funktionsblocks oder der Funktionsblöcke ist, wobei N eine ganze Zahl größer oder gleich 2 ist, um ein Pseudozufallsmuster zu erzeugen, und eine iterative Pseudozufallsmuster-Ausgabeeinheit (22), um Outputs von dem Linearrückkopplung-Schieberegister oder von den Linearrückkopplung-Schieberegistern in Einheiten von P Outputs zu verteilen und einen iterativen Pseudozufallsmuster-Output von dem Linearrückkopplung-Schieberegister oder von den Linearrückkopplung-Schieberegistern zu dem Funktionsblock oder zu den Funktionsblöcken mit einer iterativen O-Bit- Breite des pseudozufallsmuster-Outputs alle P Bits auszugeben.

2. Schaltung gemäß Anspruch 1, bei welcher der Funktionsblock oder die Funktionsblöcke aus Modulen (M&sub1; - MN) gebildet ist/sind, welche in Reihe angeordnet sind, und die gleiche Funktion aufweisen.

3. Schaltung gemäß Anspruch 1, bei welcher der Funktionsblock oder die Funktionsblöcke aus Modulen (M&sub1; - MN) gebildet ist/sind, welche arrayförmig angeordnet sind, und die gleiche Funktion aufweisen.

4. Schaltung gemäß Anspruch 2, bei welcher der Funktionsblock oder die Funktionsblöcke eine Steuer- Einheit zum Liefern eines Steuer-Signals zu jedem der Module (M&sub1; - MN) aufweisen.

5. Schaltung gemäß einem der vorstehenden Ansprüche, welche außerdem wenigstens einen Raum- bzw. räumlichen Komprimierer (13; 13&sub1; - 13&sub3;, 14) zum Komprimieren des Test-Ergebnisses des Funktionsblocks oder der Funktionsblöcke aufweist;

wobei der Raum-Komprimierer oder die Raum-Komprimierer eine Funktion räumlichen Komprimierens der M Outputs von dem Funktionsblock oder von den Funktionsblöcken in L Outputs aufweist/aufweisen, wobei L eine positive, ganze Zahl und M > L ist, und der Raum-Komprimierer oder die Raum-Komprimierer in den Halbleiter-Chip eingebaut ist/sind.

6. Schaltung gemäß Anspruch 5, bei welcher der Raum- Komprimierer oder die Raum-Komprimierer eine Stufe bildet/bilden.

7. Schaltung gemäß Anspruch 5, bei welcher der Raum- Komprimierer oder die Raum-Komprimierer mehrere Stufen bildet/bilden, welche von verschiedenen Arten von Raumkomprimierungsmitteln gebildet werden.

8. Schaltung gemäß Anspruch 7, bei welcher der Raum- Komprimierer oder die Raum-Komprimierer zwei Stufen bildet/bilden, von welchen die erste von einem exklusiven ODER-Typ, und die zweite von einem Linearrückkopplung-Schieberegister mit mehreren Inputs gebildet wird.

9. Schaltung gemäß einem der Ansprüche 5 bis 8, mit außerdem einem Komparator (18) zum Vergleichen eines Outputs von dem Raum-Komprimierer oder von den Raum- Komprimierern mit einem erwarteten Wert, und Ausge ben eines Vergleichs-Ergebnisses, wobei der Komparator in den Halbleiter-Chip eingebaut ist.

10. Schaltung gemäß einem der Ansprüche 5 bis 9, mit einem Muster-Erzeuger, und einem Raum-Komprimierer.

11. Schaltung gemäß einem der Ansprüche 5 bis 9, mit mehreren Muster-Erzeugern (11&sub1; - 11&sub3;), und mehreren Raum-Komprimierern (13&sub1; - 13&sub3;, 14).

12. Schaltung gemäß einem der Ansprüche 5 bis 11, mit außerdem einem Zeit- bzw. zeitlichen Komprimierer, welcher an Outputs des Raum-Komprimierers oder der Raum-Komprimierer angeordnet ist; wobei der Zeit- Komprimierer einen Output von dem Raum-Komprimierer oder von den Raum-Komprimierern empfängt, und einen zeitkomprimierten Output liefert; und wobei der Zeit-Komprimierer in den Halbleiter-Chip eingebaut ist.

13. Schaltung gemäß Anspruch 12, mit außerdem einem Komparator (18) zum Vergleichen eines Outputs von dem Zeit-Komprimierer mit einem erwarteten Wert, und Ausgeben eines Vergleichs-Ergebnisses, und wobei der Komparator in den Halbleiter-Chip eingebaut ist.

14. Schaltung gemäß Anspruch 12 oder 13, mit außerdem Wahl-Mitteln, welche zwischen dem Raum-Komprimierer oder den Raum-Kömprimierern, und dem Zeit- Komprimierer angeordnet sind, zum Wählen von Outputs von dem Raum-Komprimierer oder von den Raum- Komprimierern.