JP2668215B2 - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JP2668215B2 JP2668215B2 JP62214835A JP21483587A JP2668215B2 JP 2668215 B2 JP2668215 B2 JP 2668215B2 JP 62214835 A JP62214835 A JP 62214835A JP 21483587 A JP21483587 A JP 21483587A JP 2668215 B2 JP2668215 B2 JP 2668215B2
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- JP
- Japan
- Prior art keywords
- data
- bus
- address
- internal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部の周辺回路をアクセスするための、デ
ータバスとアドレスバスを持つマイクロコンピュータに
関する。 〔従来の技術〕 従来のマイクロコンピュータにおいては、例えば、ロ
ックウェル社のR6500マイクロコンピュータシステム
ハイドウェアマニュアル 第１章にあるように、システ
ムクロックはφ１と、φ１と180゜位相の異なるφ２
の、２つのシステムクロックを持ち、マイクロコンピュ
ータの各構成要素の基本的なタイミング信号となってい
た。その動作を、第２図のタイムチャートに示す。１
は、アドレス遅延時間、２はリードサイクルにおけるデ
ータセットアップ時間、３は、周辺回路のアドレスアク
セス時間、４は、バスサイクルである。その動作はシス
テムクロックφ１で、マイクロコンピュータは、アドレ
スを、内部アドレスバスを介して、外部アドレスバスへ
出力し、システムクロックφ２で、外部データバス上
の、データを、内部データバスを介して、内部レジスタ
へ入力するものである。 通常、このシステムにおいては、AC特性を保証するた
め、アドレス出力回路は、ハーフラッチ構成となってい
る。従って、φ１＝“H"の期間の途中で、アドレスが、
確定することになる。また、データ入力回路は、データ
スルーの構成で、φ２＝“H"のタイミングで、外部デー
タバスのデータを、スルーさせて、内部データバスを介
して、内部レジスタに入力する。 〔発明が解決しようとする問題点〕 しかし、従来のマイクロコンピュータにおいては、前
記の構成をとっているため、AC特性上、１つのバスサイ
クルの中に占める、アドレスの遅延時間１が大きく、ま
た、データ入力のためのセットアップ時間２も、大きな
割合を占めていた。 そのため、外部の周辺回路のアドレスアクセス時間３
に対して、バスサイクル４が、非常に長いものとなって
いて、マイクロコンピュータの実行速度を落すという問
題点を有していた。 本発明は、このような問題点を解決して、マイクロプ
ロセッサのバスサイクル４を短かくし、実行速度を、上
げることを目的とする。 〔問題点を解決するため手段〕 本発明のマクロコンピュータは、基本クロックから位
相の異なる複数の制御クロックを発生させる制御クロッ
ク発生手段と、外部から入力されるデータを保持する入
力データ保持手段とを備え、レジスタから内部アドレス
バスへのアドレスの出力と前記内部アドレスバスから外
部アドレスバスへの前記アドレスの出力は互いに異なる
前記制御クロックに基づき形成されたタイミング信号に
より制御され、かつ前記入力データ保持手段の前記デー
タを保持するタイミングと内部データバスに前記データ
を出力するタイミングは互いに異なる前記制御クロック
に基づき形成されたタイミング信号により制御されてな
ることを特徴とする。 また、本発明のマイクロコンピュータは、外部の周辺
回路をアクセスするための外部データバスを有するマイ
クロコンピュータにおいて、内部データバスと、互いに
位相の異なる３つのシステムクロックを発生させるシス
テムクロック発生回路と、データ入力回路とを備え、前
記外部データバスからのデータを前記データ入力回路に
保持するタイミングと該データ入力回路のデータを前記
内部データバスに出力するタイミングとが異なる前記シ
ステムクロックで制御されてなることを特徴とする。 〔作用〕 本発明の上記の構成によれば、アドレス遅延時間と、
データセットアップ時間を、最小に、おさえることがで
きるので、高速なバスサイクルで動作するマイクロコン
ピュータが、実現できる。 〔実施例〕 第１図は、本発明の１実施例を示すブロック図であ
り、５は外部データバス、６はハーフラッチ構成のデー
タ入力回路、７はデータ出力回路、８は内部データバ
ス、９のACC,X,Y,S,PCH,PCL,P,A,B,Cは各々内部レジス
タ、10は算術論理演算ユニット（ALU）、11は内部アド
レスバス、12はフリップフロップ構成のアドレス出力回
路、13は外部アドレスバス、14,15,16は各々システムク
ロックS1,S2,S3,17は前記３つのシステムクロックS1,S
2,S3,を発生するシステムクロック発生回路、18は制御
回路、19は、データ入力回路６が、外部データバス５上
のデータをラッチするタイミング信号、20は、データ入
力回路６がラッチしているデータを内部データバス８に
出力するタイミング信号、21と22は、各々内部レジスタ
９のデータを、内部アドレスバス11に出力するタイミン
グ信号、23は、アドレス出力回路12が、内部アドレスバ
ス11上のデータを取り込むタイミング信号である。 第３図に、本実施例での動作をタイムチャートで示
す。１〜４及び19〜23は各々、第２図、第１図と共通す
る。 S1,S2,S3は、論理設計上、互いに120゜位相の異なる
システムクロックで、S1では主に、データ入力回路６か
らデータを、内部データバス８を介して内部レジスタ９
に転送するタイミングであり、S2は、制御回路18が制御
信号19〜23を出力するまでの待ち時間であり、かつ、マ
イクロコンピュータが持つ種々のテンポラリレジスタが
データをラッチするタイミングでもある。S3は主に、内
部レジスタ９間のデータ転送や、内部アドレスバス11を
介しての、外部アドレスバス13へのアドレス出力、また
は、データ入力回路６への入力データのラッチを行なう
タイミングである。 本実施例のマイクロコンピュータにおいては、タイミ
ング信号23の立下りで、あらかじめ、タイミング信号2
1,22のタイミングで、内部アドレスバス11上に出力され
ているアドレスを外部アドレスバス13へ出力する。アド
レス出力回路12は、フリップフロップ構成のため、タイ
ミング信号23の立下りに対するアドレスの遅延時間１
は、フリップフロップから出力ドライバーに至る短経路
の遅延時間のみであり、回路構成上の最短時間におさえ
られている。 また、データの入力に関しては、タイミング信号19の
立下りで、外部データバス５上のデータを、データ入力
回路６にラッチし、次のタイミング信号20の、タイミン
グで、ラッチしたデータを、内部データバス８を介し
て、内部レジスタ９へ転送する。従って、タイミング信
号19の立下りに対する、データセットアップ時間２は、
外部データバス５からデータ入力回路６までの遅延時間
となり、やはり回路構成上の最短時間におさえられてい
る。 〔発明の効果〕 本発明のマクロコンピュータは、基本クロックから位
相の異なる複数の制御クロックを発生させる制御クロッ
ク発生手段と、外部から入力されるデータを保持する入
力データ保持手段とを備え、レジスタから内部アドレス
バスへのアドレスの出力と前記内部アドレスバスから外
部アドレスバスへの前記アドレスの出力は互いに異なる
前記制御クロックに基づき形成されたタイミング信号に
より制御され、かつ前記入力データ保持手段の前記デー
タを保持するタイミングと内部データバスに前記データ
を出力するタイミングは互いに異なる前記制御クロック
に基づき形成されたタイミング信号により制御されてな
るものであるため、AC特性上で、バスサイクルに対する
マイクロコンピュータが占有する時間、すなわち、アド
レスの遅延時間、あるいはデータセットアップ時間を短
縮することができる。すなわち、本発明のマイクロコン
ピュータによれば、一定のアドレスアクセス時間を持つ
周辺回路に対して、より処理能力の高いシステムを提供
することができる。
ータバスとアドレスバスを持つマイクロコンピュータに
関する。 〔従来の技術〕 従来のマイクロコンピュータにおいては、例えば、ロ
ックウェル社のR6500マイクロコンピュータシステム
ハイドウェアマニュアル 第１章にあるように、システ
ムクロックはφ１と、φ１と180゜位相の異なるφ２
の、２つのシステムクロックを持ち、マイクロコンピュ
ータの各構成要素の基本的なタイミング信号となってい
た。その動作を、第２図のタイムチャートに示す。１
は、アドレス遅延時間、２はリードサイクルにおけるデ
ータセットアップ時間、３は、周辺回路のアドレスアク
セス時間、４は、バスサイクルである。その動作はシス
テムクロックφ１で、マイクロコンピュータは、アドレ
スを、内部アドレスバスを介して、外部アドレスバスへ
出力し、システムクロックφ２で、外部データバス上
の、データを、内部データバスを介して、内部レジスタ
へ入力するものである。 通常、このシステムにおいては、AC特性を保証するた
め、アドレス出力回路は、ハーフラッチ構成となってい
る。従って、φ１＝“H"の期間の途中で、アドレスが、
確定することになる。また、データ入力回路は、データ
スルーの構成で、φ２＝“H"のタイミングで、外部デー
タバスのデータを、スルーさせて、内部データバスを介
して、内部レジスタに入力する。 〔発明が解決しようとする問題点〕 しかし、従来のマイクロコンピュータにおいては、前
記の構成をとっているため、AC特性上、１つのバスサイ
クルの中に占める、アドレスの遅延時間１が大きく、ま
た、データ入力のためのセットアップ時間２も、大きな
割合を占めていた。 そのため、外部の周辺回路のアドレスアクセス時間３
に対して、バスサイクル４が、非常に長いものとなって
いて、マイクロコンピュータの実行速度を落すという問
題点を有していた。 本発明は、このような問題点を解決して、マイクロプ
ロセッサのバスサイクル４を短かくし、実行速度を、上
げることを目的とする。 〔問題点を解決するため手段〕 本発明のマクロコンピュータは、基本クロックから位
相の異なる複数の制御クロックを発生させる制御クロッ
ク発生手段と、外部から入力されるデータを保持する入
力データ保持手段とを備え、レジスタから内部アドレス
バスへのアドレスの出力と前記内部アドレスバスから外
部アドレスバスへの前記アドレスの出力は互いに異なる
前記制御クロックに基づき形成されたタイミング信号に
より制御され、かつ前記入力データ保持手段の前記デー
タを保持するタイミングと内部データバスに前記データ
を出力するタイミングは互いに異なる前記制御クロック
に基づき形成されたタイミング信号により制御されてな
ることを特徴とする。 また、本発明のマイクロコンピュータは、外部の周辺
回路をアクセスするための外部データバスを有するマイ
クロコンピュータにおいて、内部データバスと、互いに
位相の異なる３つのシステムクロックを発生させるシス
テムクロック発生回路と、データ入力回路とを備え、前
記外部データバスからのデータを前記データ入力回路に
保持するタイミングと該データ入力回路のデータを前記
内部データバスに出力するタイミングとが異なる前記シ
ステムクロックで制御されてなることを特徴とする。 〔作用〕 本発明の上記の構成によれば、アドレス遅延時間と、
データセットアップ時間を、最小に、おさえることがで
きるので、高速なバスサイクルで動作するマイクロコン
ピュータが、実現できる。 〔実施例〕 第１図は、本発明の１実施例を示すブロック図であ
り、５は外部データバス、６はハーフラッチ構成のデー
タ入力回路、７はデータ出力回路、８は内部データバ
ス、９のACC,X,Y,S,PCH,PCL,P,A,B,Cは各々内部レジス
タ、10は算術論理演算ユニット（ALU）、11は内部アド
レスバス、12はフリップフロップ構成のアドレス出力回
路、13は外部アドレスバス、14,15,16は各々システムク
ロックS1,S2,S3,17は前記３つのシステムクロックS1,S
2,S3,を発生するシステムクロック発生回路、18は制御
回路、19は、データ入力回路６が、外部データバス５上
のデータをラッチするタイミング信号、20は、データ入
力回路６がラッチしているデータを内部データバス８に
出力するタイミング信号、21と22は、各々内部レジスタ
９のデータを、内部アドレスバス11に出力するタイミン
グ信号、23は、アドレス出力回路12が、内部アドレスバ
ス11上のデータを取り込むタイミング信号である。 第３図に、本実施例での動作をタイムチャートで示
す。１〜４及び19〜23は各々、第２図、第１図と共通す
る。 S1,S2,S3は、論理設計上、互いに120゜位相の異なる
システムクロックで、S1では主に、データ入力回路６か
らデータを、内部データバス８を介して内部レジスタ９
に転送するタイミングであり、S2は、制御回路18が制御
信号19〜23を出力するまでの待ち時間であり、かつ、マ
イクロコンピュータが持つ種々のテンポラリレジスタが
データをラッチするタイミングでもある。S3は主に、内
部レジスタ９間のデータ転送や、内部アドレスバス11を
介しての、外部アドレスバス13へのアドレス出力、また
は、データ入力回路６への入力データのラッチを行なう
タイミングである。 本実施例のマイクロコンピュータにおいては、タイミ
ング信号23の立下りで、あらかじめ、タイミング信号2
1,22のタイミングで、内部アドレスバス11上に出力され
ているアドレスを外部アドレスバス13へ出力する。アド
レス出力回路12は、フリップフロップ構成のため、タイ
ミング信号23の立下りに対するアドレスの遅延時間１
は、フリップフロップから出力ドライバーに至る短経路
の遅延時間のみであり、回路構成上の最短時間におさえ
られている。 また、データの入力に関しては、タイミング信号19の
立下りで、外部データバス５上のデータを、データ入力
回路６にラッチし、次のタイミング信号20の、タイミン
グで、ラッチしたデータを、内部データバス８を介し
て、内部レジスタ９へ転送する。従って、タイミング信
号19の立下りに対する、データセットアップ時間２は、
外部データバス５からデータ入力回路６までの遅延時間
となり、やはり回路構成上の最短時間におさえられてい
る。 〔発明の効果〕 本発明のマクロコンピュータは、基本クロックから位
相の異なる複数の制御クロックを発生させる制御クロッ
ク発生手段と、外部から入力されるデータを保持する入
力データ保持手段とを備え、レジスタから内部アドレス
バスへのアドレスの出力と前記内部アドレスバスから外
部アドレスバスへの前記アドレスの出力は互いに異なる
前記制御クロックに基づき形成されたタイミング信号に
より制御され、かつ前記入力データ保持手段の前記デー
タを保持するタイミングと内部データバスに前記データ
を出力するタイミングは互いに異なる前記制御クロック
に基づき形成されたタイミング信号により制御されてな
るものであるため、AC特性上で、バスサイクルに対する
マイクロコンピュータが占有する時間、すなわち、アド
レスの遅延時間、あるいはデータセットアップ時間を短
縮することができる。すなわち、本発明のマイクロコン
ピュータによれば、一定のアドレスアクセス時間を持つ
周辺回路に対して、より処理能力の高いシステムを提供
することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図。
第２図は、従来の技術の動作を示すタイムチャート。
第３図は、第１図の動作を示すタイムチャート。
図において、
５は、外部データバス
13は、外部アドレスバス
14,15,16は、各々、システムクロックS1,S2,S3
１は、アドレスの遅延時間
２は、データセットアップ時間
３は、周辺回路のアドレスアクセス時間
４は、バスサイクルを示す
フロントページの続き
(56)参考文献 特開 昭60−83166（ＪＰ，Ａ)
特開 昭60−215236（ＪＰ，Ａ)
特開 昭62−182824（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．基本クロックから位相の異なる複数の制御クロック
を発生させる制御クロック発生手段と、 外部から入力されるデータを保持する入力データ保持手
段とを備え、 レジスタから内部アドレスバスへのアドレスの出力と前
記内部アドレスバスから外部アドレスバスへの前記アド
レスの出力は互いに異なる前記制御クロックに基づき形
成されたタイミング信号により制御され、 かつ前記入力データ保持手段の前記データを保持するタ
イミングと内部データバスに前記データを出力するタイ
ミングは互いに異なる前記制御クロックに基づき形成さ
れたタイミング信号により制御されてなることを特徴と
するマイクロコンピュータ。 ２．外部の周辺回路をアクセスするための外部データバ
スを有するマイクロコンピュータにおいて、 内部データバスと、 互いに位相の異なる３つのシステムクロックを発生させ
るシステムクロック発生回路と、 データ入力回路とを備え、 前記外部データバスからのデータを前記データ入力回路
に保持するタイミングと該データ入力回路のデータを前
記内部データバスに出力するタイミングとが異なる前記
システムクロックで制御されてなることを特徴とするマ
イクロコンピュータ。 ３．外部アドレスバスと内部アドレスバスとを有し、レ
ジスタから該内部アドレスバスへのアドレスの出力と、
該内部アドレスバスから前記外部アドレスバスへの制御
が異なる前記システムクロックで行われることを特徴と
する特許請求の範囲第２項記載のマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214835A JP2668215B2 (ja) | 1987-08-28 | 1987-08-28 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214835A JP2668215B2 (ja) | 1987-08-28 | 1987-08-28 | マイクロコンピユータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6458041A JPS6458041A (en) | 1989-03-06 |
| JP2668215B2 true JP2668215B2 (ja) | 1997-10-27 |
Family
ID=16662324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62214835A Expired - Lifetime JP2668215B2 (ja) | 1987-08-28 | 1987-08-28 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668215B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083166A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-08-28 JP JP62214835A patent/JP2668215B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6458041A (en) | 1989-03-06 |
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