JP2646795B2 - 速度変調型電界効果トランジスタ - Google Patents
速度変調型電界効果トランジスタInfo
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヘテロ接合を用いた電界効果トランジスタ
（FET）に関し、特にそのキャリア輸送特性が向上したF
ET構造に関するものである。
（FET）に関し、特にそのキャリア輸送特性が向上したF
ET構造に関するものである。
エネルギーバンドギャップを異にする２層の半導体間
のヘテロ接合界面に生成する２次元電子ガス層をチャネ
ルとするFETは、HEMT（High Electron Mobility Transi
stor）と呼ばれている。
のヘテロ接合界面に生成する２次元電子ガス層をチャネ
ルとするFETは、HEMT（High Electron Mobility Transi
stor）と呼ばれている。
これはキャリアの散乱が多く移動度の低い電子供給層
とチャネル層とを分離しているため、極めて高いキャリ
ア移動度が得られる。
とチャネル層とを分離しているため、極めて高いキャリ
ア移動度が得られる。
実際の動作条件ではソース−ドレイン間に例えば2Vの
電圧をかけるためチャネルと平行方向に高電界が発生す
る。
電圧をかけるためチャネルと平行方向に高電界が発生す
る。
特にゲート長0.25μｍのサブミクロン素子では、電界
強度が平均で80kVに達する。
強度が平均で80kVに達する。
加速による運動量空間における移動が起り、低エネル
ギーでは高いドリフト速度（電子移動度）の第１の谷を
走行していた伝導帯電子が、高エネルギーでは低い電子
移動度の第２の（上の）谷へ遷移（Intervalley transf
er）するため実効電子速度は著しく低下し、HEMT本来の
高い低電界移動度を充分に生かすことができなかった。
ギーでは高いドリフト速度（電子移動度）の第１の谷を
走行していた伝導帯電子が、高エネルギーでは低い電子
移動度の第２の（上の）谷へ遷移（Intervalley transf
er）するため実効電子速度は著しく低下し、HEMT本来の
高い低電界移動度を充分に生かすことができなかった。
鷹野と杉山は公開特許公報、昭64−14971で、このよ
うな電界効果に伴なうキャリア輸送特性の劣化を緩和す
る方法を提案している。
うな電界効果に伴なうキャリア輸送特性の劣化を緩和す
る方法を提案している。
従来技術としてそのFET構造について、第５図を参照
して説明する。
して説明する。
半絶縁性GaAs基板1a、２次元電子ガス（2DEG）が形成
されるＩ型（ノンドープ）GaAsチャネル層2a、Ｉ型AlGa
Asポテンシャルバリア層3a、Ｉ型GaAsチャネル層（量子
井戸層）4a、Ｉ型AlGaAsスペーサ層5a、Ｎ型AlGaAs電子
供給層6a、Ｎ型GaAs表面結晶（キャップ）層7aから構成
されている。
されるＩ型（ノンドープ）GaAsチャネル層2a、Ｉ型AlGa
Asポテンシャルバリア層3a、Ｉ型GaAsチャネル層（量子
井戸層）4a、Ｉ型AlGaAsスペーサ層5a、Ｎ型AlGaAs電子
供給層6a、Ｎ型GaAs表面結晶（キャップ）層7aから構成
されている。
さらに表面結晶層7aとショットキ接合をなすゲート電
極８と、オーミックコンタクトをなすソース電極９とド
レイン電極10とが形成されている。
極８と、オーミックコンタクトをなすソース電極９とド
レイン電極10とが形成されている。
第６図にこの素子のゲート下のバンドダイアグラムを
示す。
示す。
チャネル電界が低い領域では、2DEGはＩ型GaAsチャネ
ル層2aのみに生成されている。
ル層2aのみに生成されている。
さらに電子が加速されると、Ｉ型GaAsチャネル層4aに
実空間遷移（Real space transfer）して、高電界時の
薄層チャネルにおける電子濃度を分散させ、チャネル電
界の増加とそれに伴なう速度飽和を緩和している。
実空間遷移（Real space transfer）して、高電界時の
薄層チャネルにおける電子濃度を分散させ、チャネル電
界の増加とそれに伴なう速度飽和を緩和している。
従来技術においては高電界における電子の実空間遷移
を利用して、チャネル中の電子濃度の増加を抑制し電界
集中を緩和している。
を利用して、チャネル中の電子濃度の増加を抑制し電界
集中を緩和している。
しかしながらこの原理に基づいて電子速度の飽和を抑
制するためには、電界強度を数kV/cm以下に低減する必
要がある。
制するためには、電界強度を数kV/cm以下に低減する必
要がある。
ゲート長が0.25μｍの素子ではこれはドレイン電圧約
0.1Vに相当し、FETのそような低電圧動作はノイズマー
ジンなどの問題から実用的ではない。このような素子の
特徴を生かすためには実用には程遠い低温、低電圧動作
が要求される。
0.1Vに相当し、FETのそような低電圧動作はノイズマー
ジンなどの問題から実用的ではない。このような素子の
特徴を生かすためには実用には程遠い低温、低電圧動作
が要求される。
本発明の速度変調型電界効果トランジスタは、キャリ
アがトンネル効果によって透過できる厚さのポテンシャ
ルバリア層を挟んで、キャリアの飽和速度と低電界移動
度を異にする第１、第２の量子井戸をなすチャネル層が
形成されているものである。
アがトンネル効果によって透過できる厚さのポテンシャ
ルバリア層を挟んで、キャリアの飽和速度と低電界移動
度を異にする第１、第２の量子井戸をなすチャネル層が
形成されているものである。
第４図に主な化合物半導体中の電子ドリフト速度の電
界強度依存性を示す。
界強度依存性を示す。
飽和速度を向上するにはチャネルとしてInPを用いれ
ば良いが、InPは低電界移動度が低い。
ば良いが、InPは低電界移動度が低い。
低電界移動度の高いIn0.53Ga0.47Asは、飽和速度が低
い。
い。
従来技術と同様に２つのチャネルをもつ実空間遷移型
FETの構造において、低電界下で電子が走行する第１の
チャネル層として低電界移動度の高いInGaAsを用い、高
電界下で電子が走行する第２のチャネル層として飽和速
度の高いInPを用いれば、実効的にInGaAsの低電界移動
度とInPの飽和速度とを両立することが可能になる。
FETの構造において、低電界下で電子が走行する第１の
チャネル層として低電界移動度の高いInGaAsを用い、高
電界下で電子が走行する第２のチャネル層として飽和速
度の高いInPを用いれば、実効的にInGaAsの低電界移動
度とInPの飽和速度とを両立することが可能になる。
本発明の一実施例について、第１図を参照して説明す
る。
る。
InP基板１の上に分子線エピタキシャル成長法などに
より、厚さ１μｍのＩ型（ノンドープ）Al0.48In0.52As
バッファ層２、厚さ150ÅのＩ型InP量子井戸チャネル層
３、厚さ50ÅのＩ型Al0.48In0.52Asポテンシャルバリア
層４、厚さ100ÅのＩ型In0.53Ga0.47As量子井戸チャネ
ル層５、不純物濃度２×1018cm-3、厚さ500ÅのＮ型Al
0.48In0.52As電子供給層６、厚さ200ÅのＮ型In0.53Ga
0.47Asキャップ層７が連続成長されている。
より、厚さ１μｍのＩ型（ノンドープ）Al0.48In0.52As
バッファ層２、厚さ150ÅのＩ型InP量子井戸チャネル層
３、厚さ50ÅのＩ型Al0.48In0.52Asポテンシャルバリア
層４、厚さ100ÅのＩ型In0.53Ga0.47As量子井戸チャネ
ル層５、不純物濃度２×1018cm-3、厚さ500ÅのＮ型Al
0.48In0.52As電子供給層６、厚さ200ÅのＮ型In0.53Ga
0.47Asキャップ層７が連続成長されている。
リセス部の中央にショットキ接合をなすゲート電極８
が形成され、その両側にオーミック接触をなすソース電
極９とドレイン電極10とが形成されている。
が形成され、その両側にオーミック接触をなすソース電
極９とドレイン電極10とが形成されている。
このFETの熱平衡状態におけるバンドダイアグラムを
第２図に示す。
第２図に示す。
E1,E2はＩ型InPチャネル層３、Ｉ型InGaAsチャネル層
５の各々の電子基底準位である。
５の各々の電子基底準位である。
In0.53Ga0.47AsとInPとの間には約230meVの伝導帯不
連続が存在するので、InGaAs量子井戸層５の伝導帯の底
はInP量子井戸層３の底より約230meVだけ深くなってい
る。
連続が存在するので、InGaAs量子井戸層５の伝導帯の底
はInP量子井戸層３の底より約230meVだけ深くなってい
る。
第３図（ａ）はゲート下ソース端の、第３図（ｂ）は
ゲート下ドレイン端の動作状態を説明するポテンシャル
バンド図である。
ゲート下ドレイン端の動作状態を説明するポテンシャル
バンド図である。
ソース−ドレイン間電圧（Vds）および（ゲート−ソ
ース間電圧（Vgg）を印加するため、チャネル中の擬フ
ェルミレベルとゲートのフェルミレベルとの間には電位
差Vgc（Ｘ）が生じる。
ース間電圧（Vgg）を印加するため、チャネル中の擬フ
ェルミレベルとゲートのフェルミレベルとの間には電位
差Vgc（Ｘ）が生じる。
Vgc（Ｘ）はＸ＝０のとき、第３図（ａ）に示すよう
にVgc（０）＝Vgs、Ｘ＝Lgのとき、第３図（ｂ）に示す
ようにVgc（Lg）＝Vgs−Vds≡Vgdとなる。
にVgc（０）＝Vgs、Ｘ＝Lgのとき、第３図（ｂ）に示す
ようにVgc（Lg）＝Vgs−Vds≡Vgdとなる。
Vgc＝Vc（定数）の時にサブバンドE1とE2が交差する
として、ゲート下のソース近くではチャネルとソースと
はほぼ等電位であり、Vgc≒Vgsとなる。
として、ゲート下のソース近くではチャネルとソースと
はほぼ等電位であり、Vgc≒Vgsとなる。
Vgs＞Vcでは第３図（ａ）に示すように、E2はE1より
低エネルギーなので、ほとんどすべての電子はＩ型InGa
Asチャネル層５の中を走行する。
低エネルギーなので、ほとんどすべての電子はＩ型InGa
Asチャネル層５の中を走行する。
ゲート下のドレイン近くではドレイン−ソース間電圧
Vdsの分だけVgcは小さくなり、Vgc≒Vgd＝Vgs−Vdsとな
る。
Vdsの分だけVgcは小さくなり、Vgc≒Vgd＝Vgs−Vdsとな
る。
したがってVgd＜Vcでは第３図（ｂ）に示すように、E
1の方がE2よりも低エネルギーになり、Ｉ型InPチャネル
層３の占有確率がＩ型InGaAsチャネル層５の占有確率を
上回るようになる。
1の方がE2よりも低エネルギーになり、Ｉ型InPチャネル
層３の占有確率がＩ型InGaAsチャネル層５の占有確率を
上回るようになる。
Vgd＜Vc＜Vgsなるバイアス条件では、ゲート下のソー
ス近くでは多数の電子がＩ型InGaAsチャネル層５を走行
するが、ドレイン近傍では逆に多数の電子がＩ型InPチ
ャネル層３を走行するようになる。
ス近くでは多数の電子がＩ型InGaAsチャネル層５を走行
するが、ドレイン近傍では逆に多数の電子がＩ型InPチ
ャネル層３を走行するようになる。
こうしてInGaAsの高い低電界移動度とInPの高い飽和
速度とを両立することができるようになった。
速度とを両立することができるようになった。
本実施例においてはGa0.47In0.53As/InP系用いたが、
他の化合物半導体の組合せでも同様の効果を得ることが
できる。
他の化合物半導体の組合せでも同様の効果を得ることが
できる。
トンネルバリアを挟んで隣接配置された一対の量子井
戸層をチャネルとし、電界効果によってキャリアが一方
の量子井戸層から他方の量子井戸層へ遷移し得る電界効
果トランジスタにおいて、一方の量子井戸層をキャリア
の低電界移動度の高い材料で構成し、他方の量子井戸層
をキャリアの飽和移動度の高い材料で構成することによ
って、電界効果トランジスタのキャリア輸送特性を大幅
に改善することができた。
戸層をチャネルとし、電界効果によってキャリアが一方
の量子井戸層から他方の量子井戸層へ遷移し得る電界効
果トランジスタにおいて、一方の量子井戸層をキャリア
の低電界移動度の高い材料で構成し、他方の量子井戸層
をキャリアの飽和移動度の高い材料で構成することによ
って、電界効果トランジスタのキャリア輸送特性を大幅
に改善することができた。
第１図は本発明の一実施例を示す断面図、第２図は本発
明の一実施例の熱平衡におけるポテンシャルバンド図、
第３図（ａ）は本発明の一実施例のゲート下ソース端の
動作を示すポテンシャルバンド図、第３図（ｂ）は本発
明の一実施例のゲート下ドレイン端の動作を示すポテン
シャルバンド図、第４図は電子ドリフト速度の電界強度
依存性を示すグラフ、第５図は従来技術による高性能FE
Tの断面図、第６図は従来技術による高性能FETのポテン
シャルバンド図である。 １……InP基板、1a……半絶縁性GaAs基板、２……Ｉ型A
lInAsバッファ層、2a……Ｎ型GaAsチャネル層、３……
Ｉ型InPチャネル層、3a……Ｉ型AlGaAsバリア層、４…
…Ｉ型AlInAsバリア層、4a……Ｉ型GaAsチャネル層、５
……Ｉ型InGaAsチャネル層、5a……Ｉ型AlGaAsスペーサ
層、６……Ｎ型AlInAs電子供給層、6a……Ｎ型AlGaAs電
子供給層、７……Ｎ型InGaAsキャップ層、7a……Ｎ型Ga
As表面結晶層、８……ゲート電極、９……ソース電極、
10……ドレイン電極、11,11a……２次元電子ガスチャネ
ル、12……イオン化したドナー、13……伝導帯下端、14
……フェリミレベル、14a……電子密度分布、15……擬
フェルミレベル、16……量子化準位。
明の一実施例の熱平衡におけるポテンシャルバンド図、
第３図（ａ）は本発明の一実施例のゲート下ソース端の
動作を示すポテンシャルバンド図、第３図（ｂ）は本発
明の一実施例のゲート下ドレイン端の動作を示すポテン
シャルバンド図、第４図は電子ドリフト速度の電界強度
依存性を示すグラフ、第５図は従来技術による高性能FE
Tの断面図、第６図は従来技術による高性能FETのポテン
シャルバンド図である。 １……InP基板、1a……半絶縁性GaAs基板、２……Ｉ型A
lInAsバッファ層、2a……Ｎ型GaAsチャネル層、３……
Ｉ型InPチャネル層、3a……Ｉ型AlGaAsバリア層、４…
…Ｉ型AlInAsバリア層、4a……Ｉ型GaAsチャネル層、５
……Ｉ型InGaAsチャネル層、5a……Ｉ型AlGaAsスペーサ
層、６……Ｎ型AlInAs電子供給層、6a……Ｎ型AlGaAs電
子供給層、７……Ｎ型InGaAsキャップ層、7a……Ｎ型Ga
As表面結晶層、８……ゲート電極、９……ソース電極、
10……ドレイン電極、11,11a……２次元電子ガスチャネ
ル、12……イオン化したドナー、13……伝導帯下端、14
……フェリミレベル、14a……電子密度分布、15……擬
フェルミレベル、16……量子化準位。
Claims (3)
- 【請求項１】キャリアがトンネル効果によって透過でき
る厚さのポテンシャルバリア層を挟んでチャネル層とな
る第１、第２の量子井戸層が形成され、前記チャネル層
に平行に電界を印加して電荷を制御する電界効果トラン
ジスタにおいて、前記チャネル層を走行するキャリアの
分布がチャネル電界の増大とともに前記第１の量子井戸
層から前記第２の量子井戸層へ遷移することができ、前
記第２の量子井戸層におけるキャリアの飽和速度が前記
第１の量子井戸層におけるキャリアの飽和速度よりも大
きいことを特長とする速度変調型電界効果トランジス
タ。 - 【請求項２】第１の量子井戸層におけるキャリアの低電
界移動度が、第２の量子井戸層におけるキャリアの低電
界移動度よりも大きい請求項１記載の速度変調型電界効
果トランジスタ。 - 【請求項３】第１の量子井戸層がInXGa1-XAs（０≦Ｘ≦
１）であり、第２の量子井戸層がInPである請求項２記
載の速度変調型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088709A JP2646795B2 (ja) | 1990-04-03 | 1990-04-03 | 速度変調型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088709A JP2646795B2 (ja) | 1990-04-03 | 1990-04-03 | 速度変調型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286540A JPH03286540A (ja) | 1991-12-17 |
| JP2646795B2 true JP2646795B2 (ja) | 1997-08-27 |
Family
ID=13950423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2088709A Expired - Fee Related JP2646795B2 (ja) | 1990-04-03 | 1990-04-03 | 速度変調型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646795B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014517511A (ja) * | 2011-05-02 | 2014-07-17 | インテル・コーポレーション | 垂直トンネリングの負性微分抵抗素子 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508535A (en) * | 1992-01-09 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor devices |
| JP2764507B2 (ja) * | 1992-10-08 | 1998-06-11 | 日本無線株式会社 | 電力用電界効果型トランジスタ |
| JP2914049B2 (ja) * | 1992-10-27 | 1999-06-28 | 株式会社デンソー | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ |
| JP2728126B2 (ja) * | 1995-12-25 | 1998-03-18 | 日本電気株式会社 | 電界効果トランジスタ |
| JP3381787B2 (ja) * | 2000-02-28 | 2003-03-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US7652310B2 (en) * | 2005-08-31 | 2010-01-26 | Japan Science And Technology Agency | Negative resistance field effect device and high-frequency oscillation device |
| JP2016219726A (ja) * | 2015-05-26 | 2016-12-22 | 日本電信電話株式会社 | 電界効果トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245681A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 負性微分抵抗電界効果トランジスタ |
| JPH03224243A (ja) * | 1989-12-26 | 1991-10-03 | Sanyo Electric Co Ltd | 速度変調トランジスタ |
-
1990
- 1990-04-03 JP JP2088709A patent/JP2646795B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014517511A (ja) * | 2011-05-02 | 2014-07-17 | インテル・コーポレーション | 垂直トンネリングの負性微分抵抗素子 |
| US9293546B2 (en) | 2011-05-02 | 2016-03-22 | Intel Corporation | Vertical tunneling negative differential resistance devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03286540A (ja) | 1991-12-17 |
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| JP2553673B2 (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |