JP2627508B2 - 割込み処理装置 - Google Patents
割込み処理装置Info
- Publication number
- JP2627508B2 JP2627508B2 JP21232387A JP21232387A JP2627508B2 JP 2627508 B2 JP2627508 B2 JP 2627508B2 JP 21232387 A JP21232387 A JP 21232387A JP 21232387 A JP21232387 A JP 21232387A JP 2627508 B2 JP2627508 B2 JP 2627508B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- bus
- unit
- request signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 ［概要］ 本発明はシステムバスに接続して使用する割込み処理
装置に関するものであり、 システムバスに割込み要求を発生するジェネレータと
しての機能と、システムバスの割込み要求を監視し、割
込み要求があると中央処理装置に割込み処理を要求する
ハンドラとしての機能とを併せもつ割込み処理装置の提
供を目的とし、 本発明の割込み処理装置は、ローカル割込み要求信号
に従ってバス割込み要求信号を出力するバス割込み出力
部と、バス割込み要求信号を入力するバス割込み入力部
と、ローカル割込み要求信号又はバス割込み要求信号が
入力するとき、中央処理装置に対して割込み要求信号を
出力する割込み出力部と、切換えスイッチ回路とを少な
くとも有することを特徴とする。
装置に関するものであり、 システムバスに割込み要求を発生するジェネレータと
しての機能と、システムバスの割込み要求を監視し、割
込み要求があると中央処理装置に割込み処理を要求する
ハンドラとしての機能とを併せもつ割込み処理装置の提
供を目的とし、 本発明の割込み処理装置は、ローカル割込み要求信号
に従ってバス割込み要求信号を出力するバス割込み出力
部と、バス割込み要求信号を入力するバス割込み入力部
と、ローカル割込み要求信号又はバス割込み要求信号が
入力するとき、中央処理装置に対して割込み要求信号を
出力する割込み出力部と、切換えスイッチ回路とを少な
くとも有することを特徴とする。
［産業上の利用分野］ 本発明は割込み処理装置に関するものである。
［従来の技術］ 従来より、システムバスに割込み要求を発生する割込
み処理装置と、該システムバスの割込み要求を監視して
割込み要求があると中央処理装置（以下、CPUとい
う。）に割込み処理を要求する割込み処理装置とが知ら
れており、前者はジェネレータ、後者はハンドラと称さ
れている。
み処理装置と、該システムバスの割込み要求を監視して
割込み要求があると中央処理装置（以下、CPUとい
う。）に割込み処理を要求する割込み処理装置とが知ら
れており、前者はジェネレータ、後者はハンドラと称さ
れている。
第３図は従来例に係るジェネレータの基本構成ブロッ
ク図である。
ク図である。
図において、１は不図示のI/O機器から出力されるロ
ーカル割込み要求信号（LIR）を入力するローカル割込
み入力部、２はこの信号をエンコードするレベル変換
部、３はエンコードされた信号をバス割込み要求信号
（BIR）として出力するバス割込み出力部である。ま
た、４はローカル割込み入力部１の出力を一時格納して
おく割込みアクノリッジ部であり、不図示のアクノリッ
ジ信号（ACK）が入力するときこの信号の内容と格納デ
ータとを比較し、一致するときベクタ発生部５から所定
のベクタ情報をCPUに送る。
ーカル割込み要求信号（LIR）を入力するローカル割込
み入力部、２はこの信号をエンコードするレベル変換
部、３はエンコードされた信号をバス割込み要求信号
（BIR）として出力するバス割込み出力部である。ま
た、４はローカル割込み入力部１の出力を一時格納して
おく割込みアクノリッジ部であり、不図示のアクノリッ
ジ信号（ACK）が入力するときこの信号の内容と格納デ
ータとを比較し、一致するときベクタ発生部５から所定
のベクタ情報をCPUに送る。
また、第４図は従来例に係るハンドラの基本ブロック
構成図であり、６はLIR信号を入力するローカル割込み
入力部、７はLIR信号をエンコードするレベル変換部、
８はジェネレータから出力されるバス割込み要求信号
（BIR）を入力するバス割込み入力部である。９は割込
み出力部であり、LIR信号又はBIR信号が入力するとき、
CPUに対して割込み要求信号IRLを出力する。10はLIR信
号又はBIR信号が入力するときこれを一時格納しておく
割込みアクノリッジ部であり、不図示のアクノリッジ信
号（ACK）が入力するときこの信号の内容と格納データ
とを比較し、一致するときベクタ発生器11から所定のベ
クタ情報をCPUに送る。
構成図であり、６はLIR信号を入力するローカル割込み
入力部、７はLIR信号をエンコードするレベル変換部、
８はジェネレータから出力されるバス割込み要求信号
（BIR）を入力するバス割込み入力部である。９は割込
み出力部であり、LIR信号又はBIR信号が入力するとき、
CPUに対して割込み要求信号IRLを出力する。10はLIR信
号又はBIR信号が入力するときこれを一時格納しておく
割込みアクノリッジ部であり、不図示のアクノリッジ信
号（ACK）が入力するときこの信号の内容と格納データ
とを比較し、一致するときベクタ発生器11から所定のベ
クタ情報をCPUに送る。
かかる従来例のジェネレータとハンドラとを用いて割
込み処理システムを構成すると、例えば第５図に示すよ
うな構成図となる。12はCPU、13はハンドラ、14〜16は
ジェネレータであり、17はシステムバスである。なお、
第３図、第４図と同じ符号の信号は同じ内容の信号を示
している。
込み処理システムを構成すると、例えば第５図に示すよ
うな構成図となる。12はCPU、13はハンドラ、14〜16は
ジェネレータであり、17はシステムバスである。なお、
第３図、第４図と同じ符号の信号は同じ内容の信号を示
している。
［発明が解決しようとする問題点］ ところで、従来例によればハンドラとジェネレータと
は、第３図、第４図に示すように別個の回路構成であ
り、それぞれ別個のチップとして製造されている。
は、第３図、第４図に示すように別個の回路構成であ
り、それぞれ別個のチップとして製造されている。
しかし、ハンドラとジェネレータは、同一の回路構成
部分も含まれており、同一のチップで作成できれば開発
・製造コストを下げることが可能となる。
部分も含まれており、同一のチップで作成できれば開発
・製造コストを下げることが可能となる。
本発明はかかる点に鑑みて作成されたものであり、ハ
ンドラ機能とジェネレータ機能とを併せもち、使用に際
してはいずれかの機能を選択することのできる割込み処
理装置の提供を目的とする。
ンドラ機能とジェネレータ機能とを併せもち、使用に際
してはいずれかの機能を選択することのできる割込み処
理装置の提供を目的とする。
［問題点を解決するための手段］ 本発明の割込み処理装置は、ローカル割込み要求信号
に従ってバス割込み要求信号を出力するバス割込み出力
部と、バス割込み要求信号を入力するバス割込み入力部
と、ローカル割込み要求信号又はバス割込み要求信号が
入力するとき、中央処理装置に対して割込み要求信号を
出力する割込み出力部と、切換えスイッチ回路とを少な
くとも有していることを特徴としている。
に従ってバス割込み要求信号を出力するバス割込み出力
部と、バス割込み要求信号を入力するバス割込み入力部
と、ローカル割込み要求信号又はバス割込み要求信号が
入力するとき、中央処理装置に対して割込み要求信号を
出力する割込み出力部と、切換えスイッチ回路とを少な
くとも有していることを特徴としている。
［作用］ ハンドラとして動作させるときには、スイッチ回路を
切換えてバス割込み入力部と割込み出力部とをアクティ
ブにし、バス割込み出力部を非アクティブにする。
切換えてバス割込み入力部と割込み出力部とをアクティ
ブにし、バス割込み出力部を非アクティブにする。
またジェネレータとして動作させるときには、スイッ
チ回路を切換えてバス割込み入力部と割込み出力部とを
非アクティブにし、バス割込み出力部をアクティブにす
る。
チ回路を切換えてバス割込み入力部と割込み出力部とを
非アクティブにし、バス割込み出力部をアクティブにす
る。
［実施例］ 次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係る割込み処理装置の構
成ブロック図であり、ハンドラ機能とジェネレータ機能
とを併せもっている。
る。第１図は本発明の実施例に係る割込み処理装置の構
成ブロック図であり、ハンドラ機能とジェネレータ機能
とを併せもっている。
図において、18は不図示のI/O機器から出力されるロ
ーカル割込み要求信号（LIR）を入力するローカル割込
み入力部、19はこの信号をエンコードするレベル変換
部、20はエンコードされた信号をバスを割込み要求信号
（BIR）として出力するバス割込み出力部である。
ーカル割込み要求信号（LIR）を入力するローカル割込
み入力部、19はこの信号をエンコードするレベル変換
部、20はエンコードされた信号をバスを割込み要求信号
（BIR）として出力するバス割込み出力部である。
21はバス割込み要求信号（BIR）を入力するバス割込
み入力部、22はレベル変換部19又はバス割込み入力部21
の出力信号を入力してCPUに対して割込み要求信号（IR
L）を出力する割込み出力部である。23はLIR信号又はBI
R信号が入力するときこれを一時格納しておく割込みア
クノリッジ部であり、不図示のアクノリッジ信号（AC
K）が入力するときこの信号の内容と格納データとを比
較し、一致するときベクタ発生部24から所定のベクタ情
報をCPUに送る。
み入力部、22はレベル変換部19又はバス割込み入力部21
の出力信号を入力してCPUに対して割込み要求信号（IR
L）を出力する割込み出力部である。23はLIR信号又はBI
R信号が入力するときこれを一時格納しておく割込みア
クノリッジ部であり、不図示のアクノリッジ信号（AC
K）が入力するときこの信号の内容と格納データとを比
較し、一致するときベクタ発生部24から所定のベクタ情
報をCPUに送る。
25は/G制御信号を入力とするスイッチ回路であり、
/G制御信号が“0"のとき信号を出力してバス割込み
入力部21と割込み出力部22をアクティブにし、バス割込
み出力部20を非アクティブにする。また/G制御信号が
“1"のときＧ信号を出力してバス割込み出力部20をアク
ティブにし、バス割込み入力部21と割込み出力部22を非
アクティブにする。
/G制御信号が“0"のとき信号を出力してバス割込み
入力部21と割込み出力部22をアクティブにし、バス割込
み出力部20を非アクティブにする。また/G制御信号が
“1"のときＧ信号を出力してバス割込み出力部20をアク
ティブにし、バス割込み入力部21と割込み出力部22を非
アクティブにする。
次に第１図の割込み処理装置の動作について説明す
る。ハンドラとして使用する場合は、スイッチ回路25の
/G端子を“0"に設定する。これによりバス割込み入力
部21と割込み出力部22がアクティブとなり、バス割込み
出力部20が非アクティブとなる。すなわち、第１図の割
込み処理装置は、第４図に示すハンドラと同一の構成と
なり、ハンドラとして動作することができる。
る。ハンドラとして使用する場合は、スイッチ回路25の
/G端子を“0"に設定する。これによりバス割込み入力
部21と割込み出力部22がアクティブとなり、バス割込み
出力部20が非アクティブとなる。すなわち、第１図の割
込み処理装置は、第４図に示すハンドラと同一の構成と
なり、ハンドラとして動作することができる。
またジェネレータとして使用する場合には、スイッチ
回路25の/G端子を“1"に設定する。これによりバス割
込み出力部20がアクティブとなり、バス割込み入力部21
とバス割込み出力部22が非アクティブとなる。すなわ
ち、第１図の割込み処理装置は、第３図に示すジェネレ
ータと同一の構成となり、ジェネレータとして動作する
ことができる。
回路25の/G端子を“1"に設定する。これによりバス割
込み出力部20がアクティブとなり、バス割込み入力部21
とバス割込み出力部22が非アクティブとなる。すなわ
ち、第１図の割込み処理装置は、第３図に示すジェネレ
ータと同一の構成となり、ジェネレータとして動作する
ことができる。
第２図は第１図に示す割込み処理装置を用いて割込み
処理システムを構成した図であり、26はCPU、27〜30は
第１図の本発明の実施例に係る割込み処理装置であり、
31はシテムバスである。
処理システムを構成した図であり、26はCPU、27〜30は
第１図の本発明の実施例に係る割込み処理装置であり、
31はシテムバスである。
図において、27はハンドラとして動作させるために
/G端子を“0"に設定し、28〜30はジェネレータとして動
作させるために/G端子を“1"に設定している。
/G端子を“0"に設定し、28〜30はジェネレータとして動
作させるために/G端子を“1"に設定している。
このように本発明の実施例によれば、割込み処理装置
をハンドラ又はジェネレータとして区別することなく製
造することができるので、開発および製造コストの低下
を図ることが可能となる。
をハンドラ又はジェネレータとして区別することなく製
造することができるので、開発および製造コストの低下
を図ることが可能となる。
［発明の効果］ 以上説明したように、本発明によれば割込み処理装置
をハンドラ又はジェネレータとして区別することなく製
造できるので、開発および製造コストの低下を図ること
が可能となる。
をハンドラ又はジェネレータとして区別することなく製
造できるので、開発および製造コストの低下を図ること
が可能となる。
また使用する側にとっても、ハンドラ又はジェネレー
タとして意識する必要がないので、チップの購入におい
ても管理においても単純化できる利点がある。
タとして意識する必要がないので、チップの購入におい
ても管理においても単純化できる利点がある。
第１図は本発明の実施例に係る割込み処理装置の構成ブ
ロック図、 第２図は第１図の割込み処理装置を用いて割込み処理シ
ステムを構成した図、 第３図は従来例に係るジェネレータとしての割込み処理
装置の構成ブロック図、 第４図は従来例に係るハンドラとしての割込み処理装置
の構成ブロック図、 第５図は従来例に係る割込み処理装置を用いて割込み処
理システムを構成した図である。 （符号の説明） 1,6,18……ローカル割込み入力部、 2,7,19……レベル変換部、 3,20……バス割込み出力部、 9,22……割込み出力部、 8,21……バス割込み入力部、 4,10,23……割込みアクノリッジ部、 5,11,24……ベクタ発生部、 25……スイッチ回路、 12,26……CPU、 13……ハンドラ、 14〜16……ジェネレータ、 27〜30……本発明の実施例の割込み処理装置、 17,31……システムバス。
ロック図、 第２図は第１図の割込み処理装置を用いて割込み処理シ
ステムを構成した図、 第３図は従来例に係るジェネレータとしての割込み処理
装置の構成ブロック図、 第４図は従来例に係るハンドラとしての割込み処理装置
の構成ブロック図、 第５図は従来例に係る割込み処理装置を用いて割込み処
理システムを構成した図である。 （符号の説明） 1,6,18……ローカル割込み入力部、 2,7,19……レベル変換部、 3,20……バス割込み出力部、 9,22……割込み出力部、 8,21……バス割込み入力部、 4,10,23……割込みアクノリッジ部、 5,11,24……ベクタ発生部、 25……スイッチ回路、 12,26……CPU、 13……ハンドラ、 14〜16……ジェネレータ、 27〜30……本発明の実施例の割込み処理装置、 17,31……システムバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒岩 功一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 志村 英年 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (72)発明者 小山田 信次 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (56)参考文献 特開 昭53−107252（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ローカル割込み要求信号に従ってバス割込
み要求信号を出力するバス割込み出力部と、 バス割込み要求信号を入力するバス割込み入力部と、 ローカル割込み要求信号又はバス割込み要求信号が入力
するとき、中央処理装置に対して割込み要求信号を出力
する割込み出力部と、 切換えスイッチ回路とを少なくとも有し、 ハンドラとして動作させるとき、該スイッチ回路を切換
えて前記バス割込み入力部と割込み出力部とをアクティ
ブにして前記バス割込み出力部を非アクティブにし、 ジェネレータとして動作させるとき、該スイッチ回路を
切換えて前記バス割込み入力部と割込み出力部とを非ア
クティブにして前記バス割込み出力部をアクティブにす
ることを特徴とする割込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21232387A JP2627508B2 (ja) | 1987-08-26 | 1987-08-26 | 割込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21232387A JP2627508B2 (ja) | 1987-08-26 | 1987-08-26 | 割込み処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455666A JPS6455666A (en) | 1989-03-02 |
| JP2627508B2 true JP2627508B2 (ja) | 1997-07-09 |
Family
ID=16620637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21232387A Expired - Fee Related JP2627508B2 (ja) | 1987-08-26 | 1987-08-26 | 割込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2627508B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208335A (ja) * | 1984-03-31 | 1985-10-19 | Touritsu Kogyo:Kk | 衛生ゴム製品 |
-
1987
- 1987-08-26 JP JP21232387A patent/JP2627508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6455666A (en) | 1989-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2627508B2 (ja) | 割込み処理装置 | |
| JPH0374751A (ja) | 入出力制御装置 | |
| JP3288114B2 (ja) | マイクロコンピュータ | |
| JPS593775B2 (ja) | バス要求処理装置 | |
| JPS6020779B2 (ja) | 複合形電子計算機システム | |
| JP3183311B2 (ja) | データ転送システム | |
| JPS61269545A (ja) | 計算機システム | |
| KR950005148B1 (ko) | 패킷처리장치의 이중화 패킷버스 선택회로 | |
| JP3200821B2 (ja) | 半導体集積回路システム | |
| JPS6136858A (ja) | システム構成制御装置 | |
| JPS62172457A (ja) | バス接続装置 | |
| JPH033043A (ja) | 半導体装置 | |
| JPS628254A (ja) | 信号受信分配回路 | |
| JPS63268053A (ja) | バス制御装置 | |
| JPS5850035A (ja) | キ−ボ−ド制御装置 | |
| JPS622342A (ja) | コマンドデータ処理方法 | |
| JPS59157735A (ja) | デ−タバス制御方式 | |
| JPS62286377A (ja) | イメ−ジ変換処理装置 | |
| JPH01276241A (ja) | 多重割り込み装置 | |
| JPS6126159A (ja) | 情報処理装置 | |
| JPS6227846A (ja) | 入出力チヤネル | |
| JPH02271456A (ja) | 応答信号返送回路 | |
| JPS611149A (ja) | 通信処理装置 | |
| JPS60189037A (ja) | プログラマブルコントロ−ラの特殊ユニツト | |
| JPS6138656U (ja) | 電子複写機制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |