JP2623659B2 - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JP2623659B2 JP2623659B2 JP7038488A JP7038488A JP2623659B2 JP 2623659 B2 JP2623659 B2 JP 2623659B2 JP 7038488 A JP7038488 A JP 7038488A JP 7038488 A JP7038488 A JP 7038488A JP 2623659 B2 JP2623659 B2 JP 2623659B2
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第２図、第３図］ D.発明が解決しようとする問題点［第４図］ E.問題点を解決するための手段 F.作用 G.実施例［第１図］ H.発明の効果 （A.産業上の利用分野） 本発明はMIS型トランジスタの製造方法、特に半導体
層上に高融点金属シリコン化合物膜を積層した構造のゲ
ート電極を有するMIS型トランジスタの製造方法に関す
る。
層上に高融点金属シリコン化合物膜を積層した構造のゲ
ート電極を有するMIS型トランジスタの製造方法に関す
る。
（B.発明の概要） 本発明は、上記のMIS型トランジスタの製造方法にお
いて、 ゲート電極形成後ステップカバレージの良いシリコン
酸化膜を高温で形成する際にゲート電極を構成する高融
点金属シリコン化合物膜が周辺へ食み出すこと及びゲー
ト電極のリークが生じることを防止するため、 ゲート電極形成後ステップカバレージの良いシリコン
酸化膜を高温で形成する前に低温でシリコン酸化膜を形
成してゲート電極をこのシリコン酸化膜で覆っておくよ
うにするものである。
いて、 ゲート電極形成後ステップカバレージの良いシリコン
酸化膜を高温で形成する際にゲート電極を構成する高融
点金属シリコン化合物膜が周辺へ食み出すこと及びゲー
ト電極のリークが生じることを防止するため、 ゲート電極形成後ステップカバレージの良いシリコン
酸化膜を高温で形成する前に低温でシリコン酸化膜を形
成してゲート電極をこのシリコン酸化膜で覆っておくよ
うにするものである。
（C.従来技術）［第２図、第３図］ MIS型半導体装置として高融点金属をゲート電極の一
部として用いたものが種々開発されている。高融点金属
のゲート電極への適用は月刊Semiconductor World 1987
年12月号135〜138頁「VLSIへの高融点金属・シリサイド
の適用」、同じく139〜147頁「シリサイド形成プロセス
−スパッタリングとCVDの比較を中心に−」記載されて
いるようにゲートの低抵抗化のためである。
部として用いたものが種々開発されている。高融点金属
のゲート電極への適用は月刊Semiconductor World 1987
年12月号135〜138頁「VLSIへの高融点金属・シリサイド
の適用」、同じく139〜147頁「シリサイド形成プロセス
−スパッタリングとCVDの比較を中心に−」記載されて
いるようにゲートの低抵抗化のためである。
また、MIS型半導体装置はソース及びドレインの電極
の取り出しをセルフアラインコンタクト法により形成さ
れる場合が多くなっている。
の取り出しをセルフアラインコンタクト法により形成さ
れる場合が多くなっている。
第２図（Ａ）乃至（Ｃ）はゲート電極を多結晶シリコ
ンのうえにタングステンシリサイド膜を積層した構造に
してゲートの低抵抗化を図ると共にソース及びドレイン
の電極取り出しをセルフアラインコンタクト法により行
うMIS型トランジスタの製造方法の従来例の一を工程順
に示すものである。これを説明すると次のとおりであ
る。
ンのうえにタングステンシリサイド膜を積層した構造に
してゲートの低抵抗化を図ると共にソース及びドレイン
の電極取り出しをセルフアラインコンタクト法により行
うMIS型トランジスタの製造方法の従来例の一を工程順
に示すものである。これを説明すると次のとおりであ
る。
先ず、シリコン半導体基板ａを選択的に酸化してフィ
ールド絶縁膜ｂを形成し、次に半導体素子形成領域表面
部を酸化してゲート絶縁膜ｃを形成し、次に多結晶シリ
コン膜ｄ、タングステンシリサイド膜ｅ及びシリコン酸
化膜ｆを順次堆積し、その後、上記多結晶シリコン膜
ｄ、タングステンシリサイド膜ｅ及びシリコン酸化膜ｆ
をフォトレジスト膜ｇをマスクとしてエッチングする。
第２図（Ａ）はこのエッチング後の状態を示す。
ールド絶縁膜ｂを形成し、次に半導体素子形成領域表面
部を酸化してゲート絶縁膜ｃを形成し、次に多結晶シリ
コン膜ｄ、タングステンシリサイド膜ｅ及びシリコン酸
化膜ｆを順次堆積し、その後、上記多結晶シリコン膜
ｄ、タングステンシリサイド膜ｅ及びシリコン酸化膜ｆ
をフォトレジスト膜ｇをマスクとしてエッチングする。
第２図（Ａ）はこのエッチング後の状態を示す。
ところで、上記多結晶シリコン膜ｄ及びタングステン
シリサイド膜ｅはゲート電極を成すものである。そし
て、タングステンシリサイド膜ｅは減圧CVDにより形成
される。また、タングステンシリサイド膜ｅ上のシリコ
ン酸化膜ｆはゲート電極の側面に充分な厚さのサイドウ
ォールを形成するために必要な厚さを稼ぐために形成さ
れたものである。即ち、サイドウォールの厚さはゲート
電極の厚さにより規定され、ゲート電極が薄いとサイド
ウォールを厚くすることができない。そこで、ゲート電
極上にゲート絶縁膜を形成してサイドウォールを形成す
るにあたっての実効的なゲート電極の厚さを厚くするの
である。
シリサイド膜ｅはゲート電極を成すものである。そし
て、タングステンシリサイド膜ｅは減圧CVDにより形成
される。また、タングステンシリサイド膜ｅ上のシリコ
ン酸化膜ｆはゲート電極の側面に充分な厚さのサイドウ
ォールを形成するために必要な厚さを稼ぐために形成さ
れたものである。即ち、サイドウォールの厚さはゲート
電極の厚さにより規定され、ゲート電極が薄いとサイド
ウォールを厚くすることができない。そこで、ゲート電
極上にゲート絶縁膜を形成してサイドウォールを形成す
るにあたっての実効的なゲート電極の厚さを厚くするの
である。
次に、半導体基板ａの表面部に不純物をドープしてソ
ース、ドレインの成す不純物拡散領域ｉ、ｉを形成し、
次いで、シリコン酸化膜からなるサイドウォールｈをゲ
ート電極ｄ、ｅの側面に形成する。第２図（Ｂ）はサイ
ドウォールｈ形成後の状態を示す。
ース、ドレインの成す不純物拡散領域ｉ、ｉを形成し、
次いで、シリコン酸化膜からなるサイドウォールｈをゲ
ート電極ｄ、ｅの側面に形成する。第２図（Ｂ）はサイ
ドウォールｈ形成後の状態を示す。
このサイドウォールｈの形成はシリコン酸化膜の形成
及び異方性エッチングにより行う。これにより、ゲート
電極ｄ、ｅの側面をサイドウォールｈで完全に覆うと共
に上記不純物拡散領域ｉ、ｉ上にコンタクトホールをセ
ルフアライメントで形成することができる。
及び異方性エッチングにより行う。これにより、ゲート
電極ｄ、ｅの側面をサイドウォールｈで完全に覆うと共
に上記不純物拡散領域ｉ、ｉ上にコンタクトホールをセ
ルフアライメントで形成することができる。
尚、サイドウォールｈを形成するために行うシリコン
酸化膜の堆積は、高温（500℃以上）で、減圧CVD法によ
りテトラエトキシシランSi（C2H4OH）４をソースとして
行われる。普通の350〜450℃、常圧でシリコン酸化膜を
気相成長するとステップカバレージが悪くなるからであ
る。
酸化膜の堆積は、高温（500℃以上）で、減圧CVD法によ
りテトラエトキシシランSi（C2H4OH）４をソースとして
行われる。普通の350〜450℃、常圧でシリコン酸化膜を
気相成長するとステップカバレージが悪くなるからであ
る。
その後、第２図（Ｃ）に示すように多結晶シリコンか
らなる配線膜ｊ、ｊを形成する。
らなる配線膜ｊ、ｊを形成する。
尚、第２図（Ｂ）に示す状態にした後同図（Ｃ）に示
すように配線膜ｊ、ｊを形成する前にもう一層シリコン
酸化膜を層間絶縁膜として形成し、その後ソース、ドレ
インの電極取り出し溶のコンタクトホールを形成し、し
かる後配線膜ｊ、ｊを形成して第３図に示すようにする
製造方向もある。同図のｋは、サイドウォールｈの形成
後配線膜ｊ、ｊの形成前に形成されたシリコン酸化膜で
ある。
すように配線膜ｊ、ｊを形成する前にもう一層シリコン
酸化膜を層間絶縁膜として形成し、その後ソース、ドレ
インの電極取り出し溶のコンタクトホールを形成し、し
かる後配線膜ｊ、ｊを形成して第３図に示すようにする
製造方向もある。同図のｋは、サイドウォールｈの形成
後配線膜ｊ、ｊの形成前に形成されたシリコン酸化膜で
ある。
（D.発明が解決しようとする問題点）［第４図］ ところで、上述した従来のMIS型トランジスタの製造
方法によれば、サイドウォールｈの形成により第４図に
示すようにタングステンシリサイド膜ｅの側部が外側へ
食み出したり、更には多結晶シリコン膜ｄから剥れたり
することがあった。これは耐圧の劣化、信頼性の低下を
招き好ましくない。この原因について本願発明者等が追
究したところ、晶質化したタングステンシリサイド膜を
剥き出しのままで酸化、アニール等の熱処理を行うとグ
レイン成長による局部的なストレスでグレインが突出
し、その結果タングステンシリサイド膜が見かけ上膨張
するため（グレイン間の空隙は当然大きくなる）下地の
多結晶シリコン膜から剥れてしまうことが判明した。
方法によれば、サイドウォールｈの形成により第４図に
示すようにタングステンシリサイド膜ｅの側部が外側へ
食み出したり、更には多結晶シリコン膜ｄから剥れたり
することがあった。これは耐圧の劣化、信頼性の低下を
招き好ましくない。この原因について本願発明者等が追
究したところ、晶質化したタングステンシリサイド膜を
剥き出しのままで酸化、アニール等の熱処理を行うとグ
レイン成長による局部的なストレスでグレインが突出
し、その結果タングステンシリサイド膜が見かけ上膨張
するため（グレイン間の空隙は当然大きくなる）下地の
多結晶シリコン膜から剥れてしまうことが判明した。
また、第２図に示す製造方法によれば、サイドウォー
ルｈ形成後直ちに、多結晶シリコンからなる配線膜ｊ、
ｊを形成するのでゲートエッヂ補償の酸化ができない。
というのは、酸化をすると多結晶シリコンからなる配線
膜ｊ、ｊも酸化されてしまうからである。そして、ゲー
トエッヂ補償の酸化ができないと、耐圧不良が多く発生
し、信頼性が悪くなるという問題が生じることになる。
ルｈ形成後直ちに、多結晶シリコンからなる配線膜ｊ、
ｊを形成するのでゲートエッヂ補償の酸化ができない。
というのは、酸化をすると多結晶シリコンからなる配線
膜ｊ、ｊも酸化されてしまうからである。そして、ゲー
トエッヂ補償の酸化ができないと、耐圧不良が多く発生
し、信頼性が悪くなるという問題が生じることになる。
尚、第３図に示す製造方法によればサイドウォール形
成後多結晶シリコンからなる配線膜ｊ、ｊの形成前にシ
リコン酸化膜ｋを形成するのでゲートエッヂ補償酸化は
全く出来ないというわけではない。しかし、サイドウォ
ールｈが厚いとその補償酸化は難しくなる。また、タン
グステンシリサイド膜ｅの食み出し、剥れが生じるとい
う問題は第３図に示す製造方法による場合でも当然に存
在している。
成後多結晶シリコンからなる配線膜ｊ、ｊの形成前にシ
リコン酸化膜ｋを形成するのでゲートエッヂ補償酸化は
全く出来ないというわけではない。しかし、サイドウォ
ールｈが厚いとその補償酸化は難しくなる。また、タン
グステンシリサイド膜ｅの食み出し、剥れが生じるとい
う問題は第３図に示す製造方法による場合でも当然に存
在している。
本発明はこのような問題点を解決すべく為されたもの
であり、半導体層上に高融点金属シリコン化合物膜を積
層した構造のゲート電極を有するMIS型トランジスタの
製造方法において、ゲート電極形成後ステップカバレー
ジの良いシリコン酸化膜を高温で形成する際にゲート電
極を構成する高融点金属シリコン化合物膜が周辺へ食み
出すこと及びゲート電極のリークが生じることを防止す
ることを目的とする。
であり、半導体層上に高融点金属シリコン化合物膜を積
層した構造のゲート電極を有するMIS型トランジスタの
製造方法において、ゲート電極形成後ステップカバレー
ジの良いシリコン酸化膜を高温で形成する際にゲート電
極を構成する高融点金属シリコン化合物膜が周辺へ食み
出すこと及びゲート電極のリークが生じることを防止す
ることを目的とする。
（E.問題点を解決するための手段） 本発明MIS型トランジスタの製造方法は上記問題点を
解決するため、ゲート電極形成後ステップカバレージの
良いシリコン酸化膜を高温で形成する前に低温でシリコ
ン酸化膜を形成してゲート電極をこのシリコン酸化膜で
覆っておくようにすることを特徴とする。
解決するため、ゲート電極形成後ステップカバレージの
良いシリコン酸化膜を高温で形成する前に低温でシリコ
ン酸化膜を形成してゲート電極をこのシリコン酸化膜で
覆っておくようにすることを特徴とする。
（F.作用） 本発明MIS型トランジスタの製造方法によれば、サイ
ドウォール形成のためのシリコン酸化膜を形成する前
に、その形成をする温度よりも低い温度でシリコン酸化
膜を形成してこのシリコン酸化膜でゲート電極を覆って
おくので、サイドウォール形成のためのシリコン酸化膜
を高温で形成しても高融点金属シリコン化合物の食み出
し、剥れをその覆ったシリコン酸化膜で阻むことができ
る。
ドウォール形成のためのシリコン酸化膜を形成する前
に、その形成をする温度よりも低い温度でシリコン酸化
膜を形成してこのシリコン酸化膜でゲート電極を覆って
おくので、サイドウォール形成のためのシリコン酸化膜
を高温で形成しても高融点金属シリコン化合物の食み出
し、剥れをその覆ったシリコン酸化膜で阻むことができ
る。
（G.実施例）［第１図］ 以下、本発明MIS型トランジスタの製造方法を図示実
施例に従って詳細に説明する。
施例に従って詳細に説明する。
第１図（Ａ）乃至（Ｅ）は本発明MIS型トランジスタ
の製造方法の一つの実施例を工程順に示す断面図であ
る。
の製造方法の一つの実施例を工程順に示す断面図であ
る。
（Ａ）半導体基板１の表面部の選択酸化によりフィール
ド絶縁膜２を形成し、次に半導体阻止形成領域表面部に
熱酸化によりゲート絶縁膜３を形成し、次に、ゲート電
極を構成するところの多結晶シリコン膜４を形成し、次
に同じくゲート電極を構成するところのタングステンシ
リサイド膜５を減圧CVDにより形成する。このタングス
テンシリサイド膜５はアモルファス（非晶質）な状態に
形成される。次に、シリコン酸化膜（第１のシリコン酸
化膜）６を形成する。この第１のシリコン酸化膜６は後
で形成するサイドウォールを必要な厚さにするためにゲ
ート電極の実効的厚さ（サイドウォールの形成というこ
とに関しての実効的な厚さ）を増すために形成される。
ド絶縁膜２を形成し、次に半導体阻止形成領域表面部に
熱酸化によりゲート絶縁膜３を形成し、次に、ゲート電
極を構成するところの多結晶シリコン膜４を形成し、次
に同じくゲート電極を構成するところのタングステンシ
リサイド膜５を減圧CVDにより形成する。このタングス
テンシリサイド膜５はアモルファス（非晶質）な状態に
形成される。次に、シリコン酸化膜（第１のシリコン酸
化膜）６を形成する。この第１のシリコン酸化膜６は後
で形成するサイドウォールを必要な厚さにするためにゲ
ート電極の実効的厚さ（サイドウォールの形成というこ
とに関しての実効的な厚さ）を増すために形成される。
次に、フォトレジスト膜７をマスクとしてゲート電極
６、タングステンシリサイド膜５及び多結晶シリコン膜
４をエッチングすることによりゲート電極を形成する。
第１図（Ａ）はこのエッチングの終了後の状態を示す。
その後、不純物をデープしてソース８、ドレイン９を形
成する。
６、タングステンシリサイド膜５及び多結晶シリコン膜
４をエッチングすることによりゲート電極を形成する。
第１図（Ａ）はこのエッチングの終了後の状態を示す。
その後、不純物をデープしてソース８、ドレイン９を形
成する。
（Ｂ）次に、タングステンシリサイド膜５が晶質化しな
いような低い温度例えば350〜450℃でCVDによりシリコ
ン酸化膜（第２のシリコン酸化膜）10を形成する。この
第２のシリコン酸化膜10の厚さは1000Å程度である。こ
の低温CVDによるシリコン酸化膜10は、高温でサイドウ
ォール形成用のシリコン酸化膜を形成する際に非晶質の
タングステンシリサイド膜５が剥き出しの状態になって
いるとタングステンシリサイド膜５がグレイン成長して
前述の食み出し、剥れをもたらすので、タングステンシ
リサイド膜５を覆って食み出し、剥れを防止するために
形成されるものである。このシリコン酸化膜10は低温CV
Dにより形成されるのでステップカバレージが悪いけれ
ども、サイドウォールの形成のためのシリコン酸化膜が
後で別途形成されるので、問題とはならない。第１図
（Ｂ）は第２のシリコン酸化膜10形成後の状態を示す。
この第２のシリコン酸化膜10の形成後ゲートエッヂ補償
のための酸化を行う。これによりゲートリークの低減を
図ることができる。
いような低い温度例えば350〜450℃でCVDによりシリコ
ン酸化膜（第２のシリコン酸化膜）10を形成する。この
第２のシリコン酸化膜10の厚さは1000Å程度である。こ
の低温CVDによるシリコン酸化膜10は、高温でサイドウ
ォール形成用のシリコン酸化膜を形成する際に非晶質の
タングステンシリサイド膜５が剥き出しの状態になって
いるとタングステンシリサイド膜５がグレイン成長して
前述の食み出し、剥れをもたらすので、タングステンシ
リサイド膜５を覆って食み出し、剥れを防止するために
形成されるものである。このシリコン酸化膜10は低温CV
Dにより形成されるのでステップカバレージが悪いけれ
ども、サイドウォールの形成のためのシリコン酸化膜が
後で別途形成されるので、問題とはならない。第１図
（Ｂ）は第２のシリコン酸化膜10形成後の状態を示す。
この第２のシリコン酸化膜10の形成後ゲートエッヂ補償
のための酸化を行う。これによりゲートリークの低減を
図ることができる。
（Ｃ）次に、高温（500℃以上例えば600〜800℃）減圧C
VD法によりテトラエトキシシランSi（C2H4OH）４をソー
スとして第１図（Ｃ）に示すようにサイドウォール形成
用シリコン酸化膜（第３のシリコン酸化膜）11を形成す
る。このシリコン酸化膜11はサイドウォールを形成する
ためのものであるからサイドウォールを形成するに必要
な充分な厚さ例えば1000〜4000Åに形成する。このシリ
コン酸化膜11はサイドウォールとなり得るようにステッ
プカバレージが良くなければならず、そのためタングス
テンシリサイド膜５が晶質化するような高い温度で形成
されるが、シリコン酸化膜11の形成時においてはタング
ステンシリサイド膜５は第２のシリコン酸化膜10で覆わ
れているので、この第３のシリコン酸化膜11の形成時に
タングステンシリサイド膜５がその下地である多結晶シ
リコン４から剥れたり、食み出したりする虞れはない。
VD法によりテトラエトキシシランSi（C2H4OH）４をソー
スとして第１図（Ｃ）に示すようにサイドウォール形成
用シリコン酸化膜（第３のシリコン酸化膜）11を形成す
る。このシリコン酸化膜11はサイドウォールを形成する
ためのものであるからサイドウォールを形成するに必要
な充分な厚さ例えば1000〜4000Åに形成する。このシリ
コン酸化膜11はサイドウォールとなり得るようにステッ
プカバレージが良くなければならず、そのためタングス
テンシリサイド膜５が晶質化するような高い温度で形成
されるが、シリコン酸化膜11の形成時においてはタング
ステンシリサイド膜５は第２のシリコン酸化膜10で覆わ
れているので、この第３のシリコン酸化膜11の形成時に
タングステンシリサイド膜５がその下地である多結晶シ
リコン４から剥れたり、食み出したりする虞れはない。
（Ｄ）その後、第３のシリコン酸化膜11を、ゲート電極
のサイドウォールとしてゲート電極側面に残存するよう
に異方性エッチング（エッチング）する。第１図（Ｄ）
はこのエッチングの終了後の状態を示す。この異方性エ
ッチングによりソース８及びドレイン９の表面が露出
し、コンタクトが可能な状態になる。
のサイドウォールとしてゲート電極側面に残存するよう
に異方性エッチング（エッチング）する。第１図（Ｄ）
はこのエッチングの終了後の状態を示す。この異方性エ
ッチングによりソース８及びドレイン９の表面が露出
し、コンタクトが可能な状態になる。
その後、同図（Ｅ）に示すように多結晶シリコンから
なる配線膜12、13を形成する。
なる配線膜12、13を形成する。
このようなMIS型トランジスタの製造方法によれば、
若しタングステンシリサイド膜が剥き出しの状態のとき
に行うとグレイン成長によりタングステンシリサイド膜
の剥れ、食み出しが生じるような高い温度でのサイドウ
ォール形成用シリコン酸化膜の形成を、低い温度でのCV
Dにより形成したシリコン酸化膜10によりタングステン
シリサイド膜５を覆った状態で行うので、タングステン
シリサイド膜５の多結晶シリコン膜４からの剥れ及び組
み出しが生じる虞れがない。また、シリコン酸化膜10の
形成後シリコン酸化膜11形成前の段階で酸化することに
よりゲートエッジ補償をしてゲートリークをなくすこと
ができる。
若しタングステンシリサイド膜が剥き出しの状態のとき
に行うとグレイン成長によりタングステンシリサイド膜
の剥れ、食み出しが生じるような高い温度でのサイドウ
ォール形成用シリコン酸化膜の形成を、低い温度でのCV
Dにより形成したシリコン酸化膜10によりタングステン
シリサイド膜５を覆った状態で行うので、タングステン
シリサイド膜５の多結晶シリコン膜４からの剥れ及び組
み出しが生じる虞れがない。また、シリコン酸化膜10の
形成後シリコン酸化膜11形成前の段階で酸化することに
よりゲートエッジ補償をしてゲートリークをなくすこと
ができる。
尚、上記実施例においては、ゲート電極の形成後直ち
にソース８、ドレイン９を形成するが、多結晶シリコン
からなる配線膜12、13の形成後、該配線膜12、13越しに
不純物を拡散することによりソース８、ドレイン９を形
成するようにしても良い。
にソース８、ドレイン９を形成するが、多結晶シリコン
からなる配線膜12、13の形成後、該配線膜12、13越しに
不純物を拡散することによりソース８、ドレイン９を形
成するようにしても良い。
（H.発明の効果） 以上に述べたように、本発明MIS型トランジスタの製
造方法は、半導体層上に高融点金属シリコン化合物膜を
積層した構造のゲート電極を有するMIS型トランジスタ
の製造方法において、半導体基板上にゲート絶縁膜、前
記半導体層、前記高融点金属シリコン化合物膜及び第１
のシリコン酸化膜を順次形成した後、該第１のシリコン
酸化膜、前記高融点金属シリコン化合物膜及び前記半導
体層を選択的に除去して前記ゲート電極を形成する工程
と、該ゲート電極を覆って第２のシリコン酸化膜を形成
する工程と、該第２のシリコン酸化膜上にテトラエトキ
シシランを用いて該第２のシリコン酸化膜形成時よりも
高温で第３のシリコン酸化膜を形成する工程と、該第３
のシリコン酸化膜と第２のシリコン酸化膜を異方性エッ
チングして上記ゲート電極側部に上記第２及び第３のシ
リコン酸化膜からなるサイドウォールを形成すると共
に、上記ゲート電極上には少なくとも第１のシリコン酸
化膜を残し、上記半導体基板のソース領域及びドレイン
領域の一部を露出させる工程と、を少くとも有すること
を特徴とするものである。
造方法は、半導体層上に高融点金属シリコン化合物膜を
積層した構造のゲート電極を有するMIS型トランジスタ
の製造方法において、半導体基板上にゲート絶縁膜、前
記半導体層、前記高融点金属シリコン化合物膜及び第１
のシリコン酸化膜を順次形成した後、該第１のシリコン
酸化膜、前記高融点金属シリコン化合物膜及び前記半導
体層を選択的に除去して前記ゲート電極を形成する工程
と、該ゲート電極を覆って第２のシリコン酸化膜を形成
する工程と、該第２のシリコン酸化膜上にテトラエトキ
シシランを用いて該第２のシリコン酸化膜形成時よりも
高温で第３のシリコン酸化膜を形成する工程と、該第３
のシリコン酸化膜と第２のシリコン酸化膜を異方性エッ
チングして上記ゲート電極側部に上記第２及び第３のシ
リコン酸化膜からなるサイドウォールを形成すると共
に、上記ゲート電極上には少なくとも第１のシリコン酸
化膜を残し、上記半導体基板のソース領域及びドレイン
領域の一部を露出させる工程と、を少くとも有すること
を特徴とするものである。
従って、本発明MIS型トランジスタの製造方法によれ
ば、サイドウォール形成のためのシリコン酸化膜を形成
する前に、その形成をする温度よりも低い温度でシリコ
ン酸化膜を形成してこのシリコン酸化膜でゲート電極を
覆っておくので、サイドウォール形成のためのシリコン
酸化膜を高温で形成しても高融点金属シリコン化合物膜
の食み出し、剥れをその覆ったシリコン酸化膜で阻むこ
とができる。
ば、サイドウォール形成のためのシリコン酸化膜を形成
する前に、その形成をする温度よりも低い温度でシリコ
ン酸化膜を形成してこのシリコン酸化膜でゲート電極を
覆っておくので、サイドウォール形成のためのシリコン
酸化膜を高温で形成しても高融点金属シリコン化合物膜
の食み出し、剥れをその覆ったシリコン酸化膜で阻むこ
とができる。
第１図（Ａ）乃至（Ｅ）は本発明MIS型トランジスタの
製造方法の一つの実施例を工程順に示す断面図、第２図
（Ａ）乃至（Ｃ）は従来例の一を工程順に示す断面図、
第３図は別の従来例を示す断面図、第４図は発明が解決
しようとする問題点を示す断面図である。 符号の説明 １……半導体基板、３……ゲート絶縁膜、 ４……半導体層、 ５……高融点金属シリコン化合物膜、 ６……第一のシリコン酸化膜、 ８……ソース、９……ドレイン、 10……第２のシリコン酸化膜、 11……第３のシリコン酸化膜。
製造方法の一つの実施例を工程順に示す断面図、第２図
（Ａ）乃至（Ｃ）は従来例の一を工程順に示す断面図、
第３図は別の従来例を示す断面図、第４図は発明が解決
しようとする問題点を示す断面図である。 符号の説明 １……半導体基板、３……ゲート絶縁膜、 ４……半導体層、 ５……高融点金属シリコン化合物膜、 ６……第一のシリコン酸化膜、 ８……ソース、９……ドレイン、 10……第２のシリコン酸化膜、 11……第３のシリコン酸化膜。
Claims (1)
- 【請求項１】半導体層上に高融点金属シリコン化合物膜
を積層した構造のゲート電極を有するMIS型トランジス
タの製造方法において、 半導体基板上にゲート絶縁膜、前記半導体層、前記高融
点金属シリコン化合物膜及び第１のシリコン酸化膜を順
次形成した後、前記第１のシリコン酸化膜、前記高融点
金属シリコン化合物膜及び前記半導体層を選択的に除去
して前記ゲート電極を形成する工程と、 上記ゲート電極を覆って第２のシリコン酸化膜を形成す
る工程と、 上記第２のシリコン酸化膜上にテトラエトキシシランを
用いて該第２のシリコン酸化膜形成時よりも高温で第３
のシリコン酸化膜を形成する工程と、 上記第３のシリコン酸化膜と第２のシリコン酸化膜を異
方性エッチングして上記ゲート電極側部に上記第２及び
第３のシリコン酸化膜からなるサイドウォールを形成す
ると共に、上記ゲート電極上には少なくとも第１のシリ
コン酸化膜を残し、上記半導体基板のソース領域及びド
レイン領域の一部を露出させる工程と、 を少くとも有することを特徴とするMIS型トランジスタ
の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038488A JP2623659B2 (ja) | 1988-03-24 | 1988-03-24 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038488A JP2623659B2 (ja) | 1988-03-24 | 1988-03-24 | Ｍｉｓ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243471A JPH01243471A (ja) | 1989-09-28 |
| JP2623659B2 true JP2623659B2 (ja) | 1997-06-25 |
Family
ID=13429897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7038488A Expired - Fee Related JP2623659B2 (ja) | 1988-03-24 | 1988-03-24 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623659B2 (ja) |
Families Citing this family (7)
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| JP3375681B2 (ja) * | 1993-06-04 | 2003-02-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100238201B1 (ko) * | 1996-08-12 | 2000-01-15 | 윤종용 | 2중 스페이서를 구비하는 트랜지스터 및 그 제조방법 |
| KR100356789B1 (ko) * | 1999-06-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20040028244A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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-
1988
- 1988-03-24 JP JP7038488A patent/JP2623659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243471A (ja) | 1989-09-28 |
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