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KR100356789B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 LDD 구조 형성을 위한 스페이서 형성에 따른 산화막의 증착시 게이트 전극의 변형을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따라, 상부에 절연막으로 이루어진 하드 마스크를 구비하고 게이트 산화막의 개재하에 폴리실리콘막과 티타늄 실리사이드막의 적층막으로 이루어진 게이트 전극이 형성된 반도체 기판을 제공한다. 그런 다음, 기판을 게이트 재산화공정으로 산화시켜 상기 게이트 전극의 측벽 및 기판 표면에 재산화막을 형성하고, 기판 전면에 산화막 및 질화막을 순차적으로 형성한 후, 질화막 및 산화막을 블랭킷 식각하여 상기 게이트 전극 및 하드 마스크 측벽에 스페이서를 형성한다. 여기서, 재산화 공정은 700 내지 750℃의 온도에서 진행하고, 산화막은 350 내지 750℃의 온도범위에서 형성한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 전극의 측벽에 스페이서를 구비한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가되면서, 게이트의 비저항(resistivity)이 중요한 요소로서 작용하기 때문에, 게이트의 저항특성을 향상시키기 위하여, 폴리실리콘막과 낮은 비저항과 고온의 안정성을 갖는 금속 실리사이드의 적층막으로 이루어진 폴리사이드 구조로 게이트를 형성한다. 이러한 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 실리콘과 결합하는 금속으로는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈 등이다. 또한, LDD(Lightly Doped Drain) 구조를 형성하기 게이트 측벽에 절연막의 스페이서를 형성한다.
한편, 상기한 실리사이드 중 텅스텐 실리사이드를 게이트에 적용하였으나, 이러한 텅스텐 실리사이드는 초고집적화에 따른 게이트 선폭의 감소로 인하여 소자의 특성을 만족하는 낮은 비저항을 얻는데 어려움이 있다. 따라서, 최근에는 비저항을 낮추기 위하여 티타늄 실리사이드를 이용하여 게이트를 형성한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(12)을 형성하고, 그상부에 폴리실리콘막(13) 및 티타늄 실리사이드막(14; TiSi2)을 순차적으로 형성한다. 그런 다음, 티타늄 실리사이드막(14) 상에 산화막 또는 질화막으로 이루어진 하드 마스크(15)를 형성하고, 하드 마스크(15)를 식각 마스크로하여 티타늄 실리사이드막(14), 폴리실리콘막(13) 및 게이트 산화막(12)을 식각하여 게이트 전극(100)을 형성한다. 그리고 나서, 상기한 식각시 발생되는 데미지와 폴리실리콘막(13)의 찌거기등을 제거하고 게이트 산화막(12)의 신뢰성을 회복하기 위하여 게이트 재산화공정(gate re-oxidation)을 진행하여, 게이트 전극(100)의 측벽 및 기판(11) 표면에 균일한 두께의 재산화막(16)을 형성한다.
이때, 티타늄 실리사이드막(14)의 비정상적인 산화를 방지하기 위하여, 게이트 재산화 공정을 750℃ 이하의 온도에서 O2개스를 이용하여 진행한다. 즉, 도 2는 750℃ 이하의 온도에서 재산화 공정을 진행한 경우의 게이트 전극을 나타낸 사진이고, 도 3은 800℃의 온도에서 게이트 재산화 공정을 진행한 경우의 게이트 전극를 나타낸 사진으로서, 상기한 바와 같이 750℃ 이하의 온도에서 재산화공정을 진행해야 비정상 산화가 방지됨을 알 수 있다. 그런 다음, 게이트 전극(100) 양 측의 기판(11)으로 저농도 불순물 이온을 주입한다.
도 1b를 참조하면, 도 1a의 구조 상에 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)으로 780℃의 온도에서 SiH4및 N2O 개스를 이용하여 버퍼층으로서 산화막(17)을 형성한다. 그리고 나서, 산화막(17) 상부에 질화막(18)을 형성하고, 질화막(18), 산화막 (17) 및 재산화막(16)을 블랭킷 식각하여,도 1c에 도시된 바와 같이, 게이트 전극(100) 및 하드 마스크(15)의 측벽에 스페이서(300)를 형성한다. 그런 다음, 스페이서(300) 양 측의 기판(11)으로 고농도 불순물 이온을 주입한다.
그러나, 상기한 LPCVD에 의해 형성된 산화막(17)은 우수한 스텝 커버리지 (step coverage) 특성을 갖는 반면, 750℃ 이하의 온도에서 진행하는 재산화공정과는 달리 780℃의 온도에서 진행하기 때문에, 산화막(17)의 형성시 티타늄 실리사이드막(14)의 측벽이 산화되어, 도 1b에 도시된 바와 같이, 티타늄 실리사이드(14)가 비정상 산화되어 측벽에 원치않는 산화막(200)이 형성된다. 또한, LPCVD시 사용되는 N2O 개스는 재산화공정시 사용되는 O2개스보다 산화능력이 우수하므로, 상기한 산화막(200)은 더욱더 용이하게 형성된다.
이에 따라, 게이트 전극(100)의 변형이 야기되어 그의 수직 프로파일이 불균일할 뿐만 아니라 스페이서(300)의 프로파일이 불균일해지는 문제가 발생한다. 즉, 도 4a 및 도 4b는 산화막(17) 및 스페이서(300) 형성후를 나타낸 사진으로서, 도 4a 및 도 4b에 나타난 바와 같이, 산화막(17) 형성시 발생된 게이트 전극(100)의 변형이 스페이서(300)의 형성후에도 영향을 미침으로써, 결국 신뢰성 있는 소자의 제작이 불가능해진다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, LDD 구조 형성을 위한 스페이서 형성에 따른 산화막의 증착시 게이트 전극의 변형을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2 및 도 3은 게이트 재산화 온도에 따른 게이트 전극을 나타낸 사진.
도 4a 및 도 4b는 종래의 게이트 전극의 측벽 스페이서 형성에 따른 문제를 나타낸 사진.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 6a 및 도 6b는 본 발명의 실시예에 따른 게이트 전극 및 게이트 전극의 측벽 스페이서를 나타낸 사진.
(도면의 주요부분에 대한 부호의 설명)
51 : 반도체 기판 52 : 게이트 산화막
53 : 폴리실리콘막 54 : 티타늄 실리사이드막
55 : 하드 마스크 56 : 재산화막
57 : 산화막 58 : 질화막
500 : 게이트 전극 600 : 스페이서
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체소자의 제조방법은 게이트 산화막, 폴리실리콘막과 금속 실리사이드막의 적층막으로 이루어진 게이트 전극 및 절연막으로 이루어진 하드 마스크가 차례로 구비된 반도체기판을 제공하는 단계와, 기판에 700 내지 750℃의 온도에서 게이트 재산화공정을 진행시키어 게이트 전극의 측벽 및 기판 표면에 재산화막을 형성하는 단계와, 기판 전면에 350 내지 750℃의 온도범위에서 저압화학기상증착 또는 플라즈마 보조 화학기상증착으로 산화막을 형성하고, 산화막 상에 질화막을 형성하는 단계와, 질화막 및 산화막을 블랭킷 식각하여 게이트 전극 및 하드 마스크 측벽에 스페이서를 형성하는 단계를 포함하는 것을 구성 상의 특징으로 한다.본 실시예에서, 저압화학기상증착은 730 내지 750℃의 온도에서 SiH4및 N2O 개스를 이용하여 진행하거나, TEOS(Si(OC2H5))를 이용하여 600 내지 710℃의 온도에서 진행하거나, SiH4및 O2개스를 이용하여 400 내지 450℃의 온도에서 80 내지 120Å/분의 증착속도로 진행한다. 또한, 플라즈마 보조 화학기상증착은 TEOS (Si(OC2H5)), O2, 및 He, N2와 같은 불활성 개스를 이용하여 350 내지 400℃의 온도에서 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 반도체 기판(51) 상에 게이트 산화막(52)을 형성하고, 그 상부에 폴리실리콘막(53)과, 금속 실리사이드막으로서 티타늄 실리사이드막(54; TiSi2)을 순차적으로 형성한다. 그런 다음, 티타늄 실리사이드막(54) 상에 산화막 또는 질화막으로 이루어진 하드 마스크(55)를 형성하고, 하드 마스크(55)를 식각 마스크로하여 티타늄 실리사이드막(54), 폴리실리콘막(53) 및 게이트 산화막(52)을 식각하여 게이트 전극(500)을 형성한다.
도 5b를 참조하면, 상기한 식각시 발생되는 데미지와 폴리실리콘막(53)의 찌거기등을 제거하고 게이트 산화막(52)의 신뢰성을 회복하기 위하여 게이트 재산화공정을 진행하여, 게이트 전극(500)의 측벽 및 기판(51) 표면에 균일한 두께의 재산화막(56)을 형성한다. 이때, 금속의 산화를 방지하기 위하여, 게이트 재산화 공정을 700 내지 750℃의 온도에서 진행한다. 그런 다음, 게이트 전극(500) 양 측의 기판(51)으로 저농도 불순물 이온을 주입한다.
도 5c를 참조하면, 도 5b의 구조 상에 버퍼층으로서 산화막(57)을 50 내지 100Å의 두께로 형성한다. 바람직하게, 산화막(57)은 종래와 같은 티타늄 실리사이드막(54)의 측벽산화를 방지하기 위하여, 종래보다 낮은 350 내지 750℃의 온도 범위에서 LPCVD 또는 N2O 개스를 사용하지 않는 플라즈마 보조 CVD(Plasma Enhanced CVD; PECVD)로 형성한다. 이때, LPCVD는 종래보다 낮은 730 내지 750℃의 온도에서SiH4및 N2O 개스를 이용하여 진행하거나, 산화능력이 우수한 N2O 개스를 배재하고 TEOS(Si(OC2H5))를 이용하여 600 내지 710℃의 온도에서 진행하거나, SiH4및 O2개스를 이용하여 400 내지 450℃의 온도에서 80 내지 120Å/분의 증착속도로 진행한다. 또한, PECVD는 TEOS(Si(OC2H5)), O2, 및 He, N2와 같은 불활성 개스를 이용하여 350 내지 400℃의 온도에서 진행한다.
즉, 도 6a는 상기한 방법에 의한 산화막(57) 형성후의 사진으로서, 도 6a에 나타낸 바와 같이, 티타늄 실리사이드막(54)의 측벽 산화가 방지되어 게이트 전극(500)의 변형이 방지됨을 알 수 있다.
그런 다음, 도 5d에 도시된 바와 같이, 산화막(57) 상부에 100 내지 400Å의 두께로 질화막(58)을 형성하고, 질화막(58), 산화막(57) 및 재산화막(56)을 블랭킷 식각하여, 도 5e에 도시된 바와 같이, 게이트 전극(500) 및 하드 마스크(55)의 측벽에 스페이서(600)를 형성한다.
즉, 도 6b는 스페이서(600) 형성 후의 사진으로서, 도 6b에 나타낸 바와 같이, 스페이서(600)의 프로파일이 균일함을 알 수 있다. 그런 다음, 스페이서(600) 양 측의 기판(51)으로 고농도 불순물 이온을 주입한다.
상기한 본 발명에 의하면, LDD 구조의 형성에 따른 스페이서 형성을 위한 산화막의 증착조건을 변경하여 산화막 증착시 티타늄 실리사이드막의 측벽산화가 방지됨으로써, 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (8)

  1. 게이트 산화막, 폴리실리콘막과 금속 실리사이드막의 적층막으로 이루어진 게이트 전극 및 절연막으로 이루어진 하드 마스크가 차례로 구비된 반도체기판을 제공하는 단계;
    상기 기판에 700 내지 750℃의 온도에서 게이트 재산화공정을 진행시키어 상기 게이트 전극의 측벽 및 기판 표면에 재산화막을 형성하는 단계;
    상기 기판 전면에 350 내지 400℃의 온도범위에서 TEOS(Si(OC2H5)), O2, 및 He, N2와 같은 불활성 개스를 이용하여 플라즈마 보조 화학기상증착 공정을 진행하여 상기 재산화막 및 상기 게이트 전극의 금속 실리사이드막을 덮는 산화막을 형성하는 단계;
    상기 산화막 상에 질화막을 형성하는 단계; 및
    상기 질화막, 산화막 및 재산화막을 블랭킷 식각하여 상기 게이트 전극 및 하드 마스크 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 금속 실리사이드막은 티타늄 실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 산화막은 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
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