[go: up one dir, main page]

JP2617518B2 - Ceramic package and method of manufacturing the same - Google Patents

Ceramic package and method of manufacturing the same

Info

Publication number
JP2617518B2
JP2617518B2 JP63096579A JP9657988A JP2617518B2 JP 2617518 B2 JP2617518 B2 JP 2617518B2 JP 63096579 A JP63096579 A JP 63096579A JP 9657988 A JP9657988 A JP 9657988A JP 2617518 B2 JP2617518 B2 JP 2617518B2
Authority
JP
Japan
Prior art keywords
pattern
substrate
conductive pattern
plating
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63096579A
Other languages
Japanese (ja)
Other versions
JPH01268044A (en
Inventor
正之 水上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP63096579A priority Critical patent/JP2617518B2/en
Publication of JPH01268044A publication Critical patent/JPH01268044A/en
Application granted granted Critical
Publication of JP2617518B2 publication Critical patent/JP2617518B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体装置などに用いられるセラミックパッ
ケージおよびその製造方法に関する。
Description: TECHNICAL FIELD The present invention relates to a ceramic package used for a semiconductor device and the like and a method of manufacturing the same.

(従来の技術) 半導体素子などを収容するセラミックパッケージは、
素子付け部および内部リード部等に良好な素子付け性、
ワイヤボンディング性等をもたせること、あるいは外部
リード部等に耐蝕性やはんだ付け性を向上させる目的で
必要個所に金めっき等のめっきが施されて提供される。
(Prior art) Ceramic packages containing semiconductor elements, etc.
Good element attachment property for element attachment part and internal lead part,
For the purpose of imparting wire bonding properties or the like, or improving the corrosion resistance and solderability of the external lead portion and the like, plating is performed by plating such as gold plating at necessary places.

第4図に従来のセラミックパッケージの例を示す。第
4図(a)はその断面図で1は内部リードパターンであ
り、この内部リードパターン1の端部はセラミック基板
(以下端に基板という)2の側面まで引き出されてい
る。
FIG. 4 shows an example of a conventional ceramic package. FIG. 4 (a) is a cross-sectional view of the internal lead pattern, and 1 is an internal lead pattern.

また、金めっき等のめっきは通常電解めっきによって
施されるから、基板2の側面まで引き出された各内部リ
ードパターン1の端部は、第4図(b)の側面図に示す
ように基板の側面に形成された側面パターン3によって
まとめて導通がとられ、めっきの際のコンタクトは側面
パターン3によりとればよいように構成されている。
In addition, since plating such as gold plating is usually performed by electrolytic plating, the end of each internal lead pattern 1 pulled out to the side surface of the substrate 2 is connected to the substrate as shown in the side view of FIG. Conduction is provided collectively by the side surface patterns 3 formed on the side surfaces, and a contact at the time of plating may be formed by the side surface patterns 3.

(発明が解決しようとする課題) このように、セラミックパッケージにおいては、第4
図に示すように側面パターン3を形成してめっきのコン
タクトをとるようにしているから、めっきを施す前に基
板の側面に側面パターンを形成すること、および、めっ
き後に側面パターンを除去して各内部リードパターンの
短絡を解消することが必要となる。
(Problems to be Solved by the Invention) As described above, in the ceramic package, the fourth
As shown in the figure, since the side pattern 3 is formed to make contact with plating, a side pattern is formed on the side of the substrate before plating, and the side pattern is removed after plating to remove the side pattern. It is necessary to eliminate the short circuit of the internal lead pattern.

ところで、側面パターン3は、積層したグリーンシー
トの側面にメタライズペーストをスクリーン印刷するな
どして形成しているが、従来は前記側面パターン3の印
刷面がグリーンシートの配線パターンの印刷面とは異な
りグリーンシート積層体の側面であるために、配線パタ
ーンとは別工程で側面パターンを印刷しなければなら
ず、グリーンシート積層体をチャックしなおす等の取り
扱い上の煩わしさがあり、また、めっき後には側面パタ
ーンを研削等によって除去する必要があるが、同様に基
板をチャックしなおす等の必要があり作業が非常に煩雑
になるという問題点がある。
By the way, the side pattern 3 is formed by screen-printing a metallized paste on the side surface of the laminated green sheet. However, conventionally, the printing surface of the side pattern 3 is different from the printing surface of the wiring pattern of the green sheet. Because it is the side surface of the green sheet laminate, the side pattern must be printed in a process different from the wiring pattern, and there is troublesome handling such as re-chucking the green sheet laminate, and after plating. However, it is necessary to remove the side pattern by grinding or the like, but it is necessary to re-chuck the substrate similarly, and there is a problem that the operation becomes very complicated.

また、第4図(c)は従来のセラミックパッケージの
側面パターンを除去した後の側面図であるが、側面パタ
ーンを除去した後は基板側面に内部リードパターン1の
引き出し端4が点状に露出する。このようなセラミック
パッケージは半導体素子などが搭載された後治具で挟ん
で電子機器用回路基板などにリードを挿入して実装され
ることが多く、この実装時に挿入治具等でセラミックパ
ッケージの基板側面を挟んだ際、前記内部リードパター
ンの基板側面に露出する引き出し端を介して半導体素子
などに静電気が流れたり、引き出し端が短絡することに
よって半導体素子を搭載した半導体装置などの機能を破
壊させたり劣化させるという問題点があった。
FIG. 4 (c) is a side view of the conventional ceramic package after the side pattern has been removed. After the side pattern has been removed, the lead end 4 of the internal lead pattern 1 is exposed on the side of the substrate in a dot-like manner. I do. Such a ceramic package is often mounted by inserting a lead into a circuit board for an electronic device or the like after being mounted with a jig after a semiconductor element or the like is mounted. When the side surface is sandwiched, static electricity flows to the semiconductor element or the like via the leading end exposed on the side surface of the substrate of the internal lead pattern, or the leading end is short-circuited, thereby destroying the function of a semiconductor device or the like on which the semiconductor element is mounted. Or deterioration.

第4図(d)はこの問題点を解消するため、引き出し
端4と挿入治具等が接触しないよう基板側面に研削凹部
5を設けた例の部分断面図である。しかしながら、この
ように基板側面に研削凹部5を形成することも作業的に
はきわめて煩雑である。
FIG. 4 (d) is a partial cross-sectional view of an example in which a grinding recess 5 is provided on the side surface of the substrate so that the drawer end 4 does not contact the insertion jig or the like in order to solve this problem. However, forming the grinding concave portion 5 on the side surface of the substrate in this way is extremely complicated in terms of work.

そこで、本発明は上記問題点に鑑みてなされたもので
あり、その目的とするところは、めっき用の導通パター
ン部を容易に形成することができるとともに、めっき後
の導通パターン部の除去作業を容易にすることができる
セラミックパッケージおよびその製造方法を提供しよう
とするものである。
Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to make it possible to easily form a conductive pattern portion for plating and to remove the conductive pattern portion after plating. It is an object of the present invention to provide a ceramic package which can be easily manufactured and a method of manufacturing the same.

(課題を解決するための手段) 本発明は上記目的を達成するため次の構成をそなえ
る。
(Means for Solving the Problems) The present invention has the following configuration to achieve the above object.

すなわち、複数枚のグリーンシートを積層し焼成して
成るセラミックパッケージの製造方法において、内部リ
ードパターン等の配線パターンを形成したグリーンシー
トと前記配線パターンに導通するめっき用の導通パター
ン部を形成したグリーンシートとを積層して上面あるい
は下面の周縁部に前記導通パターン部が露出したグリー
ンシート積層体を形成し、該グリーンシート積層体を焼
成して基板を形成し、前記導通パターン部によりコンタ
クトをとって前記配線パターンにめっきを施した後、前
記導通パターン部が形成された基板の周縁部を面取りす
ることにより、前記導通パターン部を除去することを特
徴とする。
That is, in a method of manufacturing a ceramic package formed by laminating and firing a plurality of green sheets, a green sheet on which a wiring pattern such as an internal lead pattern is formed and a green sheet on which a conductive pattern portion for plating is formed to be conductive to the wiring pattern. A sheet is laminated to form a green sheet laminate in which the conductive pattern portion is exposed at the peripheral portion of the upper surface or the lower surface, and the green sheet laminate is fired to form a substrate, and a contact is made by the conductive pattern portion. After plating the wiring pattern, the periphery of the substrate on which the conductive pattern is formed is chamfered to remove the conductive pattern.

また、前記グリーンシートに形成するビアを介して導
通パターン部が配線パターンに導通されることを特徴と
する。
Further, the conductive pattern portion is electrically connected to the wiring pattern via a via formed in the green sheet.

また、前記複数枚のグリーンシートを積層し焼成して
成るセラミックパッケージにおいて、内部リードパター
ン等の配線パターンに導通するめっき用の導通パターン
部を除去した後の前記配線パターンの端部が、基板の上
面あるいは下面の面取りされた周縁部に露出しているこ
とを特徴とする。
Further, in a ceramic package formed by stacking and firing the plurality of green sheets, an end of the wiring pattern after removing a conductive pattern portion for plating that is conductive to a wiring pattern such as an internal lead pattern is formed on a substrate. It is characterized in that it is exposed at the chamfered peripheral portion of the upper surface or the lower surface.

(実施例) 以下本発明の好適な実施例を添付図面に基づいて詳細
に説明する。
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

第1図(a)、(b)は、本発明に係るピングリッド
アレイ(PGA)タイプのセラミックパッケージの製造方
法を示す説明図である。
1 (a) and 1 (b) are explanatory views showing a method for manufacturing a pin grid array (PGA) type ceramic package according to the present invention.

図で10はグリーンシートを積層し焼成して成すセラミ
ック基板であり、12はこの基板10に形成されるメタライ
ズ層から成る内部リードパターンである。この内部リー
ドパターン12は基板10を形成する積層前のグリーンシー
ト上にメタライズペーストを用いて所定の配線パターン
に印刷される。
In the figure, reference numeral 10 denotes a ceramic substrate formed by laminating and firing green sheets, and reference numeral 12 denotes an internal lead pattern formed of a metallized layer formed on the substrate 10. The internal lead pattern 12 is printed in a predetermined wiring pattern on a green sheet before lamination forming the substrate 10 using a metallizing paste.

そして、この内部リードパターン12はグリーンシート
の配線パターンの印刷時に基板10の周縁部までくるよう
に引き出されて印刷され、基板10の周縁部に引き出され
た各内部リードパターン12の引き出し端部を短絡させて
導通させる導通パターン部14が印刷される。
Then, the internal lead pattern 12 is drawn and printed so as to reach the periphery of the substrate 10 when printing the wiring pattern of the green sheet, and the leading end of each internal lead pattern 12 drawn to the periphery of the substrate 10 is drawn. The conductive pattern portion 14 that is short-circuited and made conductive is printed.

前記基板10形成用のグリーンシート上にはさらに上層
基板16形成用のグリーンシートが積層されるが、この上
層基板16の上面にはメタライズ層から成るシールパター
ン19が形成されるとともに前記導通パターン部14が上層
基板16の周囲に露出するように基板10よりも小さく形成
されている。
A green sheet for forming an upper layer substrate 16 is further laminated on the green sheet for forming the substrate 10, and a seal pattern 19 made of a metallized layer is formed on the upper surface of the upper layer substrate 16 and the conductive pattern portion is formed. The substrate 14 is formed smaller than the substrate 10 so as to be exposed around the upper substrate 16.

基板10と上層基板16を形成するグリーンシートは積層
されて焼成された後無電解ニッケルめっきが施され、リ
ード18が銀ろう付けにより接合された後に電解ニッケル
めっきが施され、さらに電解金めっきが施される。めっ
き時には前記導通パターン部14がめっき用のコンタクト
として用いられる。
The green sheets forming the substrate 10 and the upper substrate 16 are laminated and fired, and then subjected to electroless nickel plating.The leads 18 are joined by silver brazing, and then subjected to electrolytic nickel plating. Will be applied. At the time of plating, the conductive pattern portion 14 is used as a contact for plating.

第1図(b)はめっき後の基板を研削した状態を示す
もので、基板10の周縁部に設けられた導通パターン部14
が研削によって除去された状態を示す。導通パターン部
14が除去されることにより各内部リードパターン12はそ
れぞれ独立に分離される。この実施例では基板10の周縁
部を面取りするように斜めに研削して導通パターン部14
が除去されている。20が研削によって形成された斜め除
去部である。
FIG. 1 (b) shows a state where the substrate after plating is ground, and the conductive pattern portion 14 provided on the peripheral portion of the substrate 10 is shown.
Shows a state in which is removed by grinding. Conduction pattern section
By removing 14, each internal lead pattern 12 is separated independently. In this embodiment, the conductive pattern portion 14 is ground obliquely so as to bevel the peripheral portion of the substrate 10.
Has been removed. Reference numeral 20 denotes an oblique removal portion formed by grinding.

なお、第1図(c)は前記導通パターン部14を研削す
る他の実施例を示すもので、導通パターン部14が形成さ
れた基板10の上面周縁部に凹部22を形成して研削した例
である。
FIG. 1 (c) shows another embodiment in which the conductive pattern portion 14 is ground, in which a concave portion 22 is formed in the peripheral edge of the upper surface of the substrate 10 on which the conductive pattern portion 14 is formed and ground. It is.

上述したセラミックパッケージの製造方法によれば、
めっき用の導通パターン部14は内部リードパターン12等
の配線パターンの印刷面と同一面にあるから、内部リー
ドパターン12等の印刷と同時に導通パターン部14の印刷
ができ、従来の基板側面に導通パターン部を印刷するた
めの作業工程が不要になるという利点がある。
According to the method for manufacturing a ceramic package described above,
Since the conductive pattern portion 14 for plating is on the same surface as the printed surface of the wiring pattern such as the internal lead pattern 12, the conductive pattern portion 14 can be printed simultaneously with the printing of the internal lead pattern 12 and the like, and the conductive There is an advantage that an operation process for printing the pattern portion is not required.

また、めっき後の導通パターン部を研削する作業も、
チャックしたままで基板の上面あるいは下面の周縁部だ
けを平面的に同一方向から研削するだけでよく、基板側
面のそれぞれの導通パターン部をチャックしなおして研
削する作業とくらべて極めて能率的に作業が行える。さ
らに、第1図(b)および(c)に示す形状はいずれ
も、内部リードパターン12の引き出し端が挿入治具等で
基板側面を挟んだ際にじかに接触しない位置にあるか
ら、取り扱いの際に静電気が悪影響を及ぼして半導体装
置等の機能を破壊させたり劣化させることがない。
Also, the work to grind the conductive pattern after plating,
It is only necessary to grind the top and bottom edges of the substrate in the same direction while holding the chuck, which is extremely efficient compared to the work of re-chucking and grinding each conductive pattern on the side of the substrate. Can be performed. Further, the shapes shown in FIGS. 1 (b) and 1 (c) are in positions where the drawn ends of the internal lead patterns 12 are not in direct contact with each other when the side surface of the substrate is sandwiched by an insertion jig or the like. Does not adversely affect the functions of the semiconductor device or the like due to static electricity.

なお、第1図は基板10上に上層基板を一層設けた例で
あるが、上層基板を複数層設ける場合も同様であって、
積層される各グリーンシートの周縁部に導通パターン部
を設け、上層のグリーンシートの大きさを下層のグリー
ンシートの大きさよりも徐々に小さくして下層のそれぞ
れの導通パターン部が外部に露出されるように積層し、
めっき後に導通パターン部を研削除去すればよい。
Although FIG. 1 shows an example in which one upper layer substrate is provided on the substrate 10, the same applies to the case where a plurality of upper layer substrates are provided.
A conductive pattern portion is provided on a peripheral portion of each green sheet to be laminated, and the size of the upper green sheet is gradually reduced from the size of the lower green sheet, so that the respective lower conductive patterns are exposed to the outside. And so on
The conductive pattern may be removed by grinding after plating.

なお、この明細書中における導通パターン部とは、内
部リードパターン12の他に基板表面に設けられるキャッ
プシール用シールパターン等を含み所定のめっきが施さ
れる個所を短絡させてめっきを施すための導通をとるパ
ターンであって、配線パターンとはセラミックパッケー
ジに必要な所要のめっきが施される個所を有するパター
ンである。
Note that the conductive pattern portion in this specification refers to a portion for performing plating by short-circuiting a portion where predetermined plating is performed, including a seal pattern for a cap seal provided on the substrate surface in addition to the internal lead pattern 12. The wiring pattern is a pattern having conductivity, and a wiring pattern is a pattern having a portion where required plating required for a ceramic package is applied.

第2図はめっき用の導通パターン部を設ける他の実施
例を示す。
FIG. 2 shows another embodiment in which a conductive pattern portion for plating is provided.

この例では上層基板16aは基板10と同サイズに形成さ
れ、内部リードパターン12はビア24を介して上層基板16
aの上面の周縁部に設けられる導通パターン部14と導通
される。この場合、導通パターン部14はシールパターン
19の印刷面と同一面にあるから、シールパターン19の印
刷と同時に導通パターン部14の印刷ができる。第2図
(b)はめっき後に前記導通パターン部14を研削除去し
た状態を示すもので、研削面26は斜めに除去されてい
る。
In this example, the upper substrate 16a is formed to have the same size as the substrate 10, and the internal lead patterns 12 are formed via the vias 24.
It is electrically connected to the conductive pattern portion 14 provided on the peripheral portion of the upper surface of the portion a. In this case, the conductive pattern portion 14 is a seal pattern
Since it is on the same plane as the printing surface of 19, the conduction pattern portion 14 can be printed simultaneously with the printing of the seal pattern 19. FIG. 2 (b) shows a state where the conductive pattern portion 14 is ground and removed after plating, and the ground surface 26 is obliquely removed.

第2図(c)は研削後の基板の側面図であり、研削面
26には内部リードパターン12の引き出し端28が点状に露
出するが、引き出し端28は取り扱い時に挿入治具等が接
触しない位置にあるので、静電気等の影響が防止され
る。
FIG. 2 (c) is a side view of the substrate after grinding, and shows the ground surface.
The lead end 28 of the internal lead pattern 12 is exposed in a dot-like manner at 26, but since the lead end 28 is at a position where the insertion jig and the like do not come into contact during handling, the influence of static electricity or the like is prevented.

第3図は基板10上に上層基板を2枚積層した例である
が、この場合も内部リードパターン12a、12bはそれぞれ
ビア24a、24bを介して最上層の基板上に設けられる導通
パターン部14に導通される。なお、めっき後に導通パタ
ーン部14を研削して除去することは上記例と同様であ
り、研削面に斜め除去部を設けたりあるいは第1図
(c)のように基板上面に凹部を設けるようにしてもよ
い。
FIG. 3 shows an example in which two upper substrates are stacked on the substrate 10. In this case as well, the internal lead patterns 12a and 12b are provided with conductive patterns 14 provided on the uppermost substrate via vias 24a and 24b, respectively. Is conducted. The removal of the conductive pattern portion 14 by grinding after plating is the same as in the above-described example, and an oblique removal portion is provided on the ground surface, or a concave portion is provided on the upper surface of the substrate as shown in FIG. You may.

この第2図および第3図に示す導体を充填したビア24
を用いて導通パターン部14と導通させる場合は、複数枚
のグリーンシートを積層する際に大きさの異なるグリー
ンシートを用意する必要がないこと、導通パターン部14
を個々のグリーンシートに形成する必要がないこと、導
通パターン部14を研削する作業も最上層の導通パターン
部14を研削するだけで済むこと、導通パターン部14を研
削する面積が小さくて済むこと等の利点がある。
Vias 24 filled with conductors shown in FIGS.
When conducting with the conductive pattern portion 14 using a conductive pattern portion 14, it is not necessary to prepare green sheets having different sizes when laminating a plurality of green sheets.
Need not be formed on each green sheet, the work of grinding the conductive pattern portion 14 only requires grinding the uppermost conductive pattern portion 14, and the area for grinding the conductive pattern portion 14 is small. There are advantages such as.

また、従来セラミックパッケージは、衝撃等によるセ
ラミック基板のコーナー部の欠けを防止するためにコー
ナー部が面取りされるから、上記導通パターン部の研削
はこの面取り作業とあわせて行うことができ作業工程上
も簡便であるという利点を有する。
Further, in the conventional ceramic package, since the corner portion is chamfered to prevent chipping of the corner portion of the ceramic substrate due to impact or the like, the grinding of the conductive pattern portion can be performed together with this chamfering work, and the work process can be reduced. Also has the advantage of being simple.

なお、上記実施例では導通パターン部14をリード18が
立設される面と反対側の上面の周縁部に設けているが、
リード18が立設される面と同一の下面の周縁部に設けて
同様に除去してもかまわない。
In the above embodiment, the conductive pattern portion 14 is provided on the peripheral portion of the upper surface opposite to the surface on which the leads 18 are erected,
The lead 18 may be provided on the periphery of the same lower surface as the surface on which the lead 18 is erected, and may be similarly removed.

また、めっき後に導通パターン部を除去する方法は研
削によって除去する他に、エッチング処理によって化学
的に溶解して除去することも可能である。たとえば金め
っきの場合は金めっき層を化学的に剥離した後、メタラ
イズ層をエッチング処理によって除去することができ
る。
In addition to the method of removing the conductive pattern portion after the plating, the conductive pattern portion can be removed by being chemically dissolved by an etching process in addition to the removal by grinding. For example, in the case of gold plating, the metallized layer can be removed by etching after the gold plated layer is chemically stripped.

上記実施例ではピングリッドアレイ(PGA)タイプの
セラミックパッケージについて説明したが、上記製造方
法はこのパッケージに限定されるものではなく、上記パ
ッケージと同様に導通パターン部を形成しておき、めっ
き処理がなされた後にこの導通パターン部を除去する必
要があるパッケージ部品等に対しても同様に適用するこ
とができる。
In the above embodiment, a pin grid array (PGA) type ceramic package was described. However, the manufacturing method is not limited to this package. The present invention can be similarly applied to a package component or the like in which it is necessary to remove the conductive pattern after the operation is performed.

たとえば、セラミックパッケージを用いた半導体装置
などを複数個搭載するようなマザーボードタイプのセラ
ミックパッケージの場合も、上記セラミックパッケージ
と同様に所定の配線パターンが設けられたグリーンシー
トを積層して形成されるから、上面に導通パターン部を
設け、この導通パターン部と各層に設けられる引き出し
パターンとをビアを介して導通するように構成すること
によりめっき用の導通をとることができ、めっき後の導
通パターン部の研削も上記と同様に行うことができる。
For example, even in the case of a motherboard type ceramic package in which a plurality of semiconductor devices using a ceramic package are mounted, similarly to the above ceramic package, a green sheet provided with a predetermined wiring pattern is formed by laminating. A conductive pattern portion is provided on the upper surface, and the conductive pattern portion and a lead pattern provided on each layer are configured to be conductive via vias, so that conduction for plating can be achieved. Can be ground in the same manner as described above.

以上、本発明について好適な実施例を挙げて種々説明
したが、本発明はこの実施例に限定されるものではな
く、発明の精神を逸脱しない範囲内で多くの改変を施し
得るのはもちろんのことである。
As described above, the present invention has been described variously with reference to the preferred embodiments. However, the present invention is not limited to these embodiments, and it goes without saying that many modifications can be made without departing from the spirit of the invention. That is.

(発明の効果) 本発明のセラミックパッケージの製造方法によれば、
めっき用の導通パターン部を基板の上面あるいは下面の
周縁部に設け、配線パターンを形成する際に同時に導通
パターン部も形成することができるように構成したか
ら、従来の導通パターン部を形成するための作業工程が
不要になる。
(Effect of the Invention) According to the method for manufacturing a ceramic package of the present invention,
The conductive pattern portion for plating is provided on the peripheral portion of the upper surface or the lower surface of the substrate, and the conductive pattern portion is formed at the same time as forming the wiring pattern, so that the conventional conductive pattern portion is formed. Work process becomes unnecessary.

また、導通パターン部を除去する際も、平面的に同一
方向から研削するだけで除去することができ、また基板
の面取り作業とあわせて行えるから作業能率を大きく向
上させることができる。
Also, when removing the conductive pattern portion, it can be removed only by grinding in the same direction in a plane, and can be performed together with the chamfering work of the substrate, so that the working efficiency can be greatly improved.

また、基板を面取りして導通パターン部を除去した後
は、配線パターンの端部は面取りされた基板の周縁部で
露出するから、治具等で基板を挟んだ際に配線パターン
が治具等に直接接触せず、静電気等による影響を解消す
ることができ、実装基板に実装する等の取扱いが容易に
なる。
Also, after the substrate is chamfered and the conductive pattern portion is removed, the end of the wiring pattern is exposed at the periphery of the chamfered substrate. , The influence of static electricity or the like can be eliminated, and handling such as mounting on a mounting substrate becomes easy.

また、配線パターンと導通パターン部とをビアを介し
て導通させる方法によれば、内部リードパターンを形成
した複数枚のグリーンシートを積層して成るパッケージ
においてとくに容易に導通パターン部を形成することが
できるとともに、導通パターン部の除去も容易に行える
等の著効を奏する。
According to the method of conducting the wiring pattern and the conduction pattern portion via the via, the conduction pattern portion can be formed particularly easily in a package formed by laminating a plurality of green sheets on which the internal lead patterns are formed. In addition to this, there is a remarkable effect that the conductive pattern portion can be easily removed.

【図面の簡単な説明】[Brief description of the drawings]

第1図(a)、(b)、(c)は本発明のセラミックパ
ッケージの製造方法を示す説明図、第2図(a)、
(b)、(c)および第3図はセラミックパッケージの
他の製造方法を示す説明図、第4図(a)、(b)、
(c)、(d)は従来のセラミックパッケージの製造方
法を示す説明図である。 1……内部リードパターン、2……基板、3……側面パ
ターン、4……引き出し端、5……研削凹部、9……シ
ールパターン、10……セラミック基板、12……内部リー
ドパターン、14……導通パターン部、16……上層基板、
19……シールパターン、20……斜め除去部、22……凹
部、24……ビア、28……引き出し端。
1 (a), 1 (b) and 1 (c) are explanatory views showing a method for manufacturing a ceramic package according to the present invention, and FIGS.
(B), (c) and FIG. 3 are explanatory views showing another method of manufacturing the ceramic package, and FIGS. 4 (a), (b),
(C), (d) is explanatory drawing which shows the manufacturing method of the conventional ceramic package. 1 ... internal lead pattern, 2 ... board, 3 ... side pattern, 4 ... draw-out end, 5 ... ground recess, 9 ... seal pattern, 10 ... ceramic substrate, 12 ... internal lead pattern, 14 …… Conduction pattern part, 16 …… Upper layer substrate,
19: seal pattern, 20: diagonally removed portion, 22: concave portion, 24: via, 28: drawn end.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】複数枚のグリーンシートを積層し焼成して
成るセラミックパッケージの製造方法において、 内部リードパターン等の配線パターンを形成したグリー
ンシートと前記配線パターンに導通するめっき用の導通
パターン部を形成したグリーンシートとを積層して上面
あるいは下面の周縁部に前記導通パターン部が露出した
グリーンシート積層体を形成し、 該グリーンシート積層体を焼成して基板を形成し、 前記導通パターン部によりコンタクトをとって前記配線
パターンにめっきを施した後、 前記導通パターン部が形成された基板の周縁部を面取り
することにより、前記導通パターン部を除去することを
特徴とするセラミックパッケージの製造方法。
1. A method of manufacturing a ceramic package, comprising laminating and firing a plurality of green sheets, wherein a green sheet on which a wiring pattern such as an internal lead pattern is formed and a conductive pattern portion for plating which is conductive to the wiring pattern. The formed green sheet is laminated to form a green sheet laminate in which the conductive pattern portion is exposed at the peripheral portion of the upper surface or the lower surface, and the green sheet laminate is fired to form a substrate. A method of manufacturing a ceramic package, comprising: removing a conductive pattern portion by chamfering a peripheral portion of a substrate on which the conductive pattern portion is formed after plating the wiring pattern by taking a contact.
【請求項2】グリーンシートに形成するビアを介して導
通パターン部が配線パターンに導通されることを特徴と
する請求項1記載のセラミックパッケージの製造方法。
2. The method according to claim 1, wherein the conductive pattern portion is electrically connected to the wiring pattern via a via formed in the green sheet.
【請求項3】複数枚のグリーンシートを積層し焼成して
成るセラミックパッケージにおいて、内部リードパター
ン等の配線パターンに導通するめっき用の導通パターン
部を除去した後の前記配線パターンの端部が、基板の上
面あるいは下面の面取りされた周縁部に露出しているこ
とを特徴とするセラミックパッケージ。
3. In a ceramic package formed by laminating and firing a plurality of green sheets, an end of the wiring pattern after removing a conductive pattern portion for plating which is conductive to a wiring pattern such as an internal lead pattern, A ceramic package which is exposed at a chamfered peripheral portion of an upper surface or a lower surface of a substrate.
JP63096579A 1988-04-19 1988-04-19 Ceramic package and method of manufacturing the same Expired - Fee Related JP2617518B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63096579A JP2617518B2 (en) 1988-04-19 1988-04-19 Ceramic package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63096579A JP2617518B2 (en) 1988-04-19 1988-04-19 Ceramic package and method of manufacturing the same

Publications (2)

Publication Number Publication Date
JPH01268044A JPH01268044A (en) 1989-10-25
JP2617518B2 true JP2617518B2 (en) 1997-06-04

Family

ID=14168874

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63096579A Expired - Fee Related JP2617518B2 (en) 1988-04-19 1988-04-19 Ceramic package and method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP2617518B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6298363B2 (en) * 2014-06-03 2018-03-20 日本特殊陶業株式会社 Wiring board

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58158951A (en) * 1982-03-16 1983-09-21 Fujitsu Ltd Semiconductor package and manufacture thereof
JPS6177345A (en) * 1984-09-21 1986-04-19 Fujitsu Ltd Manufacturing method of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58158951A (en) * 1982-03-16 1983-09-21 Fujitsu Ltd Semiconductor package and manufacture thereof
JPS6177345A (en) * 1984-09-21 1986-04-19 Fujitsu Ltd Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
JPH01268044A (en) 1989-10-25

Similar Documents

Publication Publication Date Title
JP2960276B2 (en) Multilayer wiring board, semiconductor device using this substrate, and method of manufacturing multilayer wiring board
JPS5826826B2 (en) Ceramic packages for integrated circuits
US6366443B1 (en) Ceramic chip capacitor of conventional volume and external form having increased capacitance from use of closely-spaced interior conductive planes reliably connecting to positionally-tolerant exterior pads through multiple redundant vias
JP2001267453A (en) Laminated ceramic electronic component, method of manufacturing the same, and electronic device
JP4676964B2 (en) Multi-chip substrate
JPH0529537A (en) Semiconductor module structure
JP2617518B2 (en) Ceramic package and method of manufacturing the same
JP2022156588A (en) Multilayer electronic component
JP3404375B2 (en) Multi-cavity wiring board
JP2737712B2 (en) Chip carrier, method of manufacturing the same, and method of mounting element
JP4712065B2 (en) Multi-cavity wiring board, wiring board, and multi-cavity wiring board and method of manufacturing wiring board
JPH0219635B2 (en)
JPH06283384A (en) Chip-type capacitor array
JP2943773B2 (en) IC package
JP3211609B2 (en) Multilayer electronic component and method of manufacturing the same
JPH05327222A (en) Ceramic multilayer wiring board
JP6975802B2 (en) Integrated circuit interface and its manufacturing method
JP2722451B2 (en) Semiconductor device
JPH0685465A (en) Board for smd module and manufacture thereof
JP4150294B2 (en) Multiple wiring board
JPH0750462A (en) Electronic circuit board
US9929067B2 (en) Ceramic package, method of manufacturing the same, electronic component, and module
JP2536175B2 (en) Multilayer wiring structure
JPH01120805A (en) Composite laminated through-type capacitor and manufacture thereof
JP2739123B2 (en) Manufacturing method of electronic component mounting board

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees