JP2614986B2

JP2614986B2 - フィールドプログラム可能なゲートアレイ・インプリメンテーションをマスクプログラム可能な論理セル・インプリメンテーションに変換するための方法と装置

Info

Publication number: JP2614986B2
Application number: JP6319769A
Authority: JP
Inventors: ポールポーウェルガリー
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1993-12-30
Filing date: 1994-12-22
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: JPH07254019A; TW396312B; KR0148405B1; US5526278A; KR950020224A

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は、一般的には、フィールドプロ
グラム可能な論理セル・インプリメンテーションをマス
クプログラム可能な論理セル・インプリメンテーション
に変換するための方法と装置に関するものである。より
詳しくは、フィールドプログラム可能なゲートアレイ
（ＦＰＧＡ）インプリメンテーションをマスクプログラ
ム可能なゲートアレイ（ＭＰＧＡ）インプリメンテーシ
ョンあるいはマスクプログラム可能な通常のセル（ＭＰ
ＳＣ）インプリメンテーションに変換するための改良さ
れた方法と装置に関するものである。

【０００２】

【従来の技術】集積回路（ＩＣ）チップのような電子装
置は、例えば、製造、工業、科学、防衛、娯楽、および
教育などの人類試行の多様な分野において現在使用され
ている。実際的には、この装置の目的は、その端子（す
なわち、ピン）に供給される信号により種々の機能を実
行することにある。

【０００３】設計の観点からは、各装置はそれが実行す
る機能、つまり、その入力信号に対する出力信号の対応
（すなわち、マッピング）により特徴付けられる。デジ
タル電子形式の装置の場合には、入力および出力信号は
分離した（すなわち、２進数）値あるいは変数に制約さ
れ、また装置のデジタル入力と出力信号の間に達成する
ことができるマッピング（すなわち、機能）の数は、装
置が達成する可能な状態および装置が変遷する状態遷移
の数により制限される。装置のデジタル入力と出力変数
との間に達成される種々のマッピングはブール代数を使
用して普遍的に説明され、またこれらのマッピングはし
ばしばブール関数として言及される。これらのブール関
数をなんらかの特定の「デジタル電子設計」のために物
理的に装置化しあるいは実現する際の態様は、基本的な
ブール関数を達成することができる、より単純な構成要
素（論理ゲートのような）を必須的に含む。結果として
得られた論理回路は、典型的には、従来の代数単純化方
法、カルノー図、真理値表などを使用して単純化され
る。このようにして、特別な方法で多くのこの種の論理
ゲートの入力と出力を結合および相互接続することで、
あらゆる特定のデジタル論理設計が物理的に実現され
る。

【０００４】一般的には、特定のデジタル論理設計を具
現化するために使用される基礎技術においては、そのデ
ジタル論理設計の入力−出力関数を実現するための結合
と相互連結のために利用可能な論理ゲートの型を決定し
ている。よって、理論的には、ブール表現の特別な組に
より特徴付けされる特定のデジタル論理設計を具現化す
るための方法は無限にある。そして、当然のことなが
ら、最終目的は、最小数の論理ゲートを使用して設計の
機能を実現するインプリメンテーションを見出だすこと
である。

【０００５】特定のデジタル論理設計を完成したなら、
利用可能な技術を使用してデジタル論理設計を物理的に
具現化することが必要となる。最近では、フィールドプ
ログラム可能なゲートアレイ（ＦＰＧＡ）装置が低リス
クの原型作りおよび少量生産用途において人気がある。

【０００６】構造的には、各フィールドプログラム可能
なゲートアレイ装置は、チップパッケージ内に含まれた
シリコン基板上で実現された多数の基本構成要素、つま
り、チップパッケージ上のピン、基本的論理動作を達成
するための配列自在な論理ブロック（ＣＬＢ）、特定の
ＣＬＢｓにチップパッケージ上のピンをインターフェー
スするための入力／出力インターフェースブロック（Ｉ
ＯＢ）、並びにＣＬＢｓおよびＩＯＢｓの中から信号経
路選択機能を達成するためのプログラム可能な相互接続
切換用ゲート有している。

【０００７】典型的には、各ＣＬＢおよびＩＯＢは、入
力と出力との間で規定された所望の論理機能を実現する
ために選択的に配列することができる、結合的および逐
次的な論理を有している。各ＣＬＢおよびＩＯＢはま
た、具現化されるべき特定の論理機能を選択するために
機能する配列プログラムを記憶するためのランダムアク
セスメモリ（ＲＡＭ）に関連している。同様に、各切換
用ゲートはまた、ＣＬＢｓおよびＩＯＢｓの入力および
出力ポートの内から信号経路選択を行うするために機能
するデジタルコードを記憶するためのランダムアクセス
メモリに関連している。相互接続切換用ゲートの働き
は、それらの切換用ゲートのランダムアクセスメモリ内
に記憶されたデジタルコードによって決定される、ＣＬ
ＢｓおよびＩＯＢｓの中から信号の経路選択の制御を容
易にすることにある。ＦＰＧＡ装置を使用した特定のデ
ジタル論理設計を物理的に具現化する（つまり、実現す
る）ために、ＦＰＧＡ装置のシリコン基板上の各利用さ
れたＣＬＢ、ＩＯＢ、並びに切換用ゲートを適切なデジ
タルコードとしてＲＡＭ内にプログラムすることが必要
となる。

【０００８】従来のＦＰＧＡ装置を使用して、デジタル
論理設計がどのように具現化されるのかをより詳細に説
明することは、この理解の補助となる。

【０００９】図１ＡのブロックＡで例示したように、Ｆ
ＰＧＡインプリメンテーション方法における第１のステ
ップには、例えば、当業界においては良く知られている
論理合成あるいは図式捕獲技術を使用してデジタル論理
設計を生成することを含むものである。このステップ
は、デジタル論理設計をすべて表すブール論理表現の組
を供給する。

【００１０】図１ＡにおいてブロックＢにより示したよ
うに、当該方法の第２のステップは、コンピュータを使
用してＦＰＧＡインプリメンテーションのハードウェア
記述を生成することである。この副処理では、開発プロ
グラムを実行しているコンピュータにより解釈される高
レベルのハードウェア記述言語を使用することを必要と
する。Ｘｉｌｉｎｘ２０００および３００シリーズＦＰ
ＧＡ装置のためには、ＦＰＧＡインプリメンテーション
はＸｉｌｉｎｘＮｅｔｌｉｓｔファイルフォーマッ
ト（ＸＮＦ）により示されている。一纏めにして考え
て、ＦＰＧＡインプリメンテーション内の構成要素を述
べた記述的な命令文は、元の「ネットリスト」と称され
る。ここで、元のネットリストにおける各ＣＬＢおよび
ＩＯＢ記述は、各ＣＬＢ（すなわち、サブネットワー
ク）内の論理を特定する論理モデル記述を有していな
い。ＸＮＦハードウェア記述言語の構文および論理節ア
レイ（ＬＣＡ）ライブラリに関しては、本明細書にその
全てが参考として取り入れられる、カリフォルニア州、
サンホセのキシリンクスインコーポレーテッド（Ｘｉ
ｌｉｎｘ，Ｉｎｃ．）による「ＬＣＡキシリンクネ
ットリストスペシフィケーション．バージョン２．
００−１／２６／８９（ＬＣＡＸｉｌｉｎｋＮｅｔ
ｌｉｓｔＳｐｅｃｉｆｉｃａｔｏｎ、Ｖｅｒｓｉｏｎ
２．００−１／２６／８９）」（６９頁）に、より詳
細に記載されている。

【００１１】図１ＡのブロックＣにおいて示したよう
に、当該方法の第３のステップは、デジタル論理設計内
の論理のグループを、ＦＰＧＡ装置内のＣＬＢｓにマッ
プするために、元のＸＮＦネットリストおよびキシリン
ク（Ｘｉｌｉｎｋ）からの「ｘｎｆｍａｐ」プログラム
を使用することを含んでいる。このステップにより各Ｃ
ＬＢおよび各ＩＯＢのための論理セルアレイ（ＬＣＡ）
記述が生成される。キシリンクス（Ｘｉｌｉｎｘ）から
の「ｍａｐ２ｌｃａ」プログラムが次いで、６４ＣＬＢ
記述、６０ＩＯＢ記述、信号ピン出力記述、およびクロ
ックドライバ記述までを含む、ＬＣＡ記述を生成するた
めに使用される。

【００１２】図１ＡのブロックＤに示したように、当該
方法の第４のステップは、ＬＣＡ記述を、ＣＬＢおよび
ＩＯＢ配置仕様、並びにＦＰＧＡインプリメンテーショ
ンのための信号経路選択情報を含んでいる最終的なＦＰ
ＧＡネットリストに翻訳するために、キシリンクス（Ｘ
ｉｌｉｎｘ）からの「ｌｃａ２ｘｎｆ」プログラムを使
用することを含むものである。例示的なＦＰＧＡネット
リスト内のＣＬＢ記述を実現するためのＸＮＦ命令文の
組を図２に示した。

【００１３】その後、図１ＢにおいてブロックＥで示し
たように、コンピュータシステム２は、ＣＬＢ、ＩＯＢ
およびＦＰＧＡ装置に乗る信号経路選択構成要素のラン
ダムアクセスメモリのための「配列プログラム」（すな
わち、デジタルコード）を発生するために、採取的なＦ
ＰＧＡＸＮＦネットリストを使用してキシリンクス
（Ｘｉｌｉｎｘ）からの「メイクビッツ（ｍａｋｅｂｉ
ｔｓ）」プログラムを実行する。本質的には、ＣＬＢ
ｓ、ＩＯＢｓおよび相互接続切換器は、これらのプログ
ラムによって制御される。これらのプログラムは、外部
メモリに記憶される。電源投入または命令により、これ
らのデジタルコードは、ＦＰＧＡ装置のプログラミング
を仕上げてデジタル論理設計を物理的に実現するため
に、ブロックＦに示したように、それぞれのＲＡＭ要素
内にロードされる。

【００１４】ここで、ＦＰＧＡには特長と欠点の両方が
ある。例えば、プログラムされたＦＰＧＡテスト装置を
ベクトルを使用して試験した後においては、元のデジタ
ル論理設計を変更し、次いで装置を再プログラムするこ
とは容易で安価である。しかしながら、典型的なＦＰＧ
Ａインプリメンテーションは、原型作りおよび少量生産
には適しているものの、部品コストが高く、大量生産の
ためには高くなりすぎてしまう。よって、あるスレショ
ルドを越えた特定のデジタル論理設計の要求がある場合
には、経済的な観点から、異なる、より経済的に適した
技術が、当該デジタル論理設計をうまく具現化するため
に使用することが好ましい。

【００１５】マスクプログラム可能なゲートアレイ（Ｍ
ＰＧＡ）装置のような、他のデジタル技術におけるＦＰ
ＧＡインプリメンテーションの機能を具現化するプロセ
スは、一般的には「移行」あるいは「インプリメンテー
ション変換」を称され、最近ではかなり注目されてい
る。通常は、変換プロセスは、ＦＰＧＡ装置内の論理要
素（フリップフロップのような）および入力／出力（Ｉ
／Ｏ）パッドの、ＭＰＧＡ装置内の対応構造へのマッピ
ング、および次いでＭＰＧＡライブラリ内の利用可能な
論理要素を使用して論理要素を再統合を必要とする。し
かしながら、変換プロセスを実行する際に、元のＦＰＧ
Ａインプリメンテーションのデザイナーが、当該ＦＰＧ
Ａインプリメンテーションの、マスクプログラム可能な
ゲートアレイ（ＭＰＧＡ）あるいはマスクプログラム可
能な通常のセル（ＭＰＳＣ）技術のような、他の技術へ
の変換（つまり、移行）における補助をできない場合が
しばしばある。

【００１６】ＦＰＧＡからＭＰＧＡへのインプリメンテ
ーション変換の必要に対応して、種々の半自動化された
変換プロセスが開発されており、これらは現在は商業的
な実施において使用されている。図３に、ＦＰＧＡイン
プリメンテーションからＭＰＧＡインプリメンテーショ
ンに変換するための従来技術の方法を示した。ブロック
Ａに示したように、この方法の第１のステップは、ＦＰ
ＧＡインプリメンテーションの記述（図１のプロセスに
より生成された）をＦＰＧＡインプリメンテーションの
「ｆｌａｔ（フラット）」ＸＮＦ記述に変換することを
含んでいる。このステップの目的は、ＦＰＧＡネットリ
スト内のＣＬＢボックスにより賦課されたＦＰＧＡイン
プリメンテーション上の全てのネットワークレベルでの
制約を解除することにある。結果として得られる「ｆｌ
ａｔ（フラット）」ネットリスト記述においては、ゲー
トレベルでの論理仕様だけが存在している。このフラッ
トな記述により、ＦＰＧＡインプリメンテーションにお
いてＣＬＢ内部で一度制限された論理ゲートは、他の論
理ゲートに自由に再グループ化することができ、次いで
ＭＰＧＡ基板上に再配置される。これらの論理ゲートの
実際の再グループ化および再配置は、変換において使用
される目標技術により決定されるインプリメンテーショ
ン案に従って決定される。

【００１７】図３のブロックＢに示したように、当該方
法の第２のステップは、フラットなＦＰＧネットリスト
を続くインプリメンテーションのための所望のＭＰＧＡ
ネットリストに変換することを含んでいる。次いで、ブ
ロックＣに示したように、当該方法はＭＰＧＡ形状デー
タベースを発生するために、ＭＰＧＡネットリストおよ
びＭＰＧＡライブラリを使用することを含んでいる。こ
こで、この形状データベースは、ＭＰＧＡ基板上に複合
メタライズパターンを形成するために必要とされる、多
数の「処理用マスク」を作るのに必要な位置および経路
選択情報を有している。また、装置を最終的にプログラ
ムし、またＭＰＧＡインプリメンテーションを実現する
複合メタライズパターンは、ＦＰＧＡインプリメンテー
ションおよび元のデジタル論理設計と機能的に同等であ
る。次いで、ブロックＤにおいて、ＭＰＧＡ形状データ
ベースが処理用マスクを作るために使用される。ブロッ
クＥで示した最後のステップは、ＭＰＧＡ基板の相互接
続レベルにメタライズパターンを物理的に付着させてＭ
ＰＧＡインプリメンテーションを実現するために、作ら
れた処理用マスクを使用することを含んでいる。

【００１８】ところで、上記したＦＰＧＡインプリメン
テーションからＭＰＧＡインプリメンテーションに変換
する方法は有用であるものの、これは、１９９２年６月
４日発行のエレクトロニックデザインニュース（Ｅｌｅ
ｃｔｒｏｎｉｃＤｅｓｉｇｎＮｅｗｓ）の第１０７
−１１６頁にあるチャールズエッチ．スモール（Ｃｈ
ａｒｌｅｓＨ．Ｓｍａｌｌ）著の「ＦＰＧＡ変換」、
１９９２年４月２７日発行のエレクトロニックエンジ
ニアリングタイムス（ＥｌｅｃｔｒｏｎｉｃＥｎｇｉ
ｎｅｅｒｉｎｇＴｉｍｅｓ）の第４６および４６頁に
あるリチャードゴーリング（ＲｉｃｈａｒｄＧｏｅ
ｒｉｎｇ）著の「ＦＰＧＡ−ＡＳＩＣへの移行計画」、
１９９２年８月発行の「ＡＴ＆ＴＡＩＣＡｐｐｌｉ
ｃａｔｉｏｎＮｏｔｅ：ソフト経路の移行：フィール
ドプログラム可能なゲートアレイからゲートアレイまた
は通常のセルへ」、などに詳細に記載されたような多く
の重大な問題を有している。

【００１９】これらの問題の最も一般的な諸説は、上記
の「ＦＰＧＡ変換」の文献に示されている。最初の問題
は、ＦＰＧＡ装置内の各結合的な論理ブロックが、実質
的に一定で且つそれによりエミュレートされる特別な機
能に独立した、その固有の時間遅延に関連している。第
２の問題は、ＦＰＧＡ装置における信号経路選択動作を
達成するために必要とされる、プログラム可能な相互接
続点および切換用ゲートが、装置内で具現化された論理
機能をしばしば変化あるいは変更させてしまう実質的な
信号遅延を引き起こすことに関連している。

【００２０】ＦＰＧＡ内に所望の論理機能を具現化した
場合、上記の問題は、ＦＰＧＡインプリメンテーション
内でのこれらの信号遅延をモデル化（すなわち、ＦＰＧ
Ａネットワーク内での時間遅延ブロックの導入）するこ
とで、容易に取り扱える。ここで、これらの時間遅延
は、ネットリスト中に記載された種々の要素を実現する
ために使用される命令文により明示的に表現される。

【００２１】しかしながら、従来の方式を使用してＦＰ
ＧＡからＭＰＧＡインプリメンテーション変換を達成す
る場合、図４に図式的に例示したように、ＦＰＧＡ基板
からＭＰＧＡ基板上にはＣＬＢ論理の予測できない空間
的なマッピングが存在する。この結果、上記した時間遅
延問題を解決することは可能なことではなく、実際に
は、技術変換プロセスの間に他のタイミングに関する問
題がしばしば生じてしまう。

【００２２】よって、当該分野においては、従来技術の
システムおよび処理に関連した問題を克服しつつ、ＦＰ
ＧＡインプリメンテーションを、ＭＰＧＡインプリメン
テーションあるいはＭＰＳＣインプリメンテーションの
ようなマスクプログラム可能な論理セルインプリメンテ
ーションに変換するための方法と装置を提供する必要性
が高い。

【００２３】したがって、本発明の主要な目的は、従来
技術のシステムおよび処理に関連した問題を克服しつ
つ、ＦＰＧＡインプリメンテーションを、ＭＰＧＡイン
プリメンテーションあるいはＭＰＳＣインプリメンテー
ションのようなマスクプログラム可能な論理セルインプ
リメンテーションに変換するための方法と装置を提供す
ることにある。

【００２４】本発明の他の目的は、配列自在な論理ブロ
ックの相対的な物理的配置、ネットワークレベルの信号
経路、並びにＦＰＧＡインプリメンテーションのクロッ
ク分配ツリーが、変換処理が完了した後において、マス
クプログラム可能な論理セル（ＭＰＬＣ）基板上で保存
されるような、変換方法とシステムを提供することにあ
る。ＭＰＬＣインプリメンテーションのネットワークレ
ベルにおいてＭＰＬＣ基板上で対応する構造の物理的配
置を束縛することで、ＦＰＧＡインプリメンテーション
の間に存在する相対的な信号およびクロック遅延がＭＰ
ＬＣインプリメンテーション内に保持され、これにより
ＦＰＧＡおよびＭＰＬＣインプリメンテーションの間の
機能的な等価が確立される。

【００２５】本発明のさらに別の目的は、論理再合成を
提供するために適切にプログラムされたコンピュータを
基礎とするワークステーションの形態で、そのようなシ
ステム、および本発明の方法を実行するのに必要な配置
および経路選択ツールを提供することにある。本発明の
さらに他の目的は、本発明の方法にしたがって製造し
た、半導体チップ上に超大規模集積（ＶＬＳＩ）回路を
提供することにある。本発明のこれらおよび他の目的
は、以下の記載および特許請求の範囲を参照して自明と
なるものである。

【００２６】

【発明の詳細な記述】本発明の目的のより完全な理解の
ために、本発明の実施例を添付図面と関連させて詳細に
説明する。

【００２７】本発明の方法と機構を、図５から図１４を
参照して、詳細に説明する。一般的には、本発明の方法
は、例えば、ＭＰＧＡあるいはＭＰＳＣインプリメンテ
ーションのような、あらゆる所望のＭＰＬＣインプリメ
ンテーションをＦＰＧＡインプリメンテーションに変換
する際に使用することができる。例示だけの目的で、本
発明の方法と機構は、Ｘｉｌｉｎｘ２０００シリーズ
のＦＰＧＡ装置、Ｘｉｌｉｎｘ３０００シリーズのＦ
ＰＧＡ装置、あるいはＡＴ＆ＴシリーズのＦＰＧＡ装置
のいずれかにもともと具現化された例示的なデジタル論
理設計に関連して説明する。本発明の第１の例示的な実
施例では、本発明の方法は、ＦＰＧＡインプリメンテー
ションを、ＡＴ＆ＴシリーズＡＴＴ６５６ＭＰＧＡライ
ブラリを利用して実現される、機能的に同様なＭＰＧＡ
インプリメンテーションに変換する際に使用される。本
発明の第２の例示的な実施例では、本発明の方法は、Ｆ
ＰＧＡインプリメンテーションを、ＡＴ＆ＴシリーズＨ
Ｓ９００Ｃライブラリを利用して実現される、機能的に
同様なＭＰＳＣインプリメンテーションに変換する際に
使用される。ここで、しかしながら、本発明の方法と機
構は、異なるタイプのＦＰＧＡとＭＰＬＣを基礎とする
装置を使用して実施することもできる。

【００２８】図５に例示したように、本発明の機構１
は、多数の集合されたサブシステム、つまり、コンピュ
ータワークステーション２、光蝕刻マスク生成システム
３、並びにメタライズ層蒸着システム５から構成され
る。特に、ワークステーション２の主要な機能は、論理
合成と再合成、構成要素配置と経路選択、並びに後述す
る他の機能を達成することである。システム３の機能
は、光蝕刻マスクワーク４を作製することである。シス
テム５の主要な機能は、これらの作製されたマスクを、
「ＭＰＧＡ基板」（およびＭＰＳＣ基板）７上にメタラ
イズパターン６を形成するために使用することである。

【００２９】以下に使用するように、各「ＭＰＧＡ基
板」は「メタライズ段階」までに前処理されている。こ
の材料処理段階では、各論理のロケーションは予め規定
されており、また必要なことはＭＰＧＡ装置をプログラ
ムしてこの基板上に（ｉ）信号経路選択目的のための電
気的な相互接続、並びに（ｉｉ）Ａ−ＣＬＳとＧ−ＣＬ
Ｋ分配ツリー並びに全体的なリセット分配ツリーのため
のクロックライン、を形成することである。従来のメタ
ライズプロセスを用いてこれらの構造を形成するため
に、これらの電気的な相互接続の物理的寸法（すなわ
ち、領域）およびロケーション、並びにＭＰＧＡ基板の
表面のクロックラインの物理的寸法およびロケーション
を、最初に決定することが必要となる。後述するよう
に、この必要な情報は、変換プロセスの完了により最終
的に生成される。

【００３０】図５に示したように、ワークステーション
２は多数の集合されたシステム構成要素、つまり、１つ
またはそれより多い中央処理ユニット１０（例えば、マ
イクロプロセッサ）、オペレーティングシステムプログ
ラム、並びに本発明の種々の開発および変換プログラム
（つまり、ツール）を記憶するためのプログラムメモリ
装置１１、設計おおび変換処理の間に種々のデータ構造
を記憶するためのランダムアクセスデータ記憶メモリ
（ＲＡＭ）１２、ＬＣＡ（つまり、ＰＦＧＡ）ライブラ
リ、ＭＰＧＡライブラリ、およびＭＰＧＡ形状データベ
ースの構成要素に関する情報を記憶するためのデータ記
憶メモリ１３、視覚ディスプレイスクリーンまたは面を
備えた視覚ディスプレイユニット１４、ポインティング
および選択装置（例えば、マウスあるいはトラックボー
ル）１６、並びにマスク発生機３およびメタライズ蒸着
機５とインターフェースするための１つまたはそれより
多いシステムインターフェース１７、などを有してい
る。図示したように、システムの各構成要素は、当業界
において公知の方法で１つまたはそれより多いシステム
バス１８を介してプロセッサ１０と動作的に関連してい
る。好適な実施例においては、オペレーティングシステ
ムはＵｎｉｘ（登録商標）Ｘ−Ｗｉｎｄｏｗｓであり、
少なくとも２つの入力／出力ウインド、ポインティング
および選択装置１６、並びにマルチタスク動作をプロセ
ッサがサポートするのを許容している。ここで、しかし
ながら、許容できる結果を有する他の適当なオペレーテ
ィングシステムプログラムも使用できる。

【００３１】図６Ａに示したように、例示した実施例の
ＦＰＧＡ装置２０は、シリコン基板上に形成されたＣＬ
ＢＳのアレイを含んでいる。ＦＰＧＡ装置のチップパッ
ケージ上のピンと選択されたＣＬＢｓの入力および出力
ポートとの間の相互接続を提供するため、ＩＯＢｓのリ
ングがＦＰＧＡ基板上のＣＬＢアレイの回りに形成され
ている。例示した実施例では、各ＣＬＢは、ＲＡＭをＣ
ＬＢに関連して単にプログラムすることで、必要に応じ
て選択的に配列自在である、結合的および逐次的な論理
の双方を有している。同様に、各ＩＯＢは、ＲＡＭをＩ
ＯＢに関連して単にプログラムすることで、必要に応じ
て選択的に配列自在である、結合的および逐次的な論理
の双方を有している。

【００３２】図７に、例示した実施例のＦＰＧＡ装置の
ための論理セルマップを示した。例示したように、各Ｃ
ＬＢは、列と欄のアドレス、例えば図示したようにＡ
Ａ、ＢＤ等により特定される、シリコン基板上の特別な
ロケーションが割り当てられている。同様に、ＩＯＢの
各ロケーションは、ピン番号、例えばＰ２１により特定
される周辺アドレスにより同定される。

【００３３】図９に、メタライズ段階まで前処理された
ＭＰＧＡ基板の面内に埋め込まれたデカルト（ｘ−ｙ）
座標システムを示した。図示したように、各論理セル
（論理ゲート）の物理的ロケーションは、ｘおよびｙの
値の範囲により特定される。典型的には、ＦＰＧＡイン
プリメンテーション内の特定のＣＬＢにより実行される
等価の論理機能を実現するために、ＭＰＧＡ基板上の多
くの論理ゲートを相互接続する必要がある。ＭＰＧＡイ
ンプリメンテーションにおいては、この論理のブロック
は、ＦＰＧＡインプリメンテーション内のその対応する
ＣＬＢが有しているのに対して、ハードまたは物理的に
規定された境界を有しておらず、このため、その仮想的
キャラクタを示すために以後および請求の範囲において
はこれを「ソフトＣＬＢ」と称する。本発明によれば、
ネットワーク（すなわち、相互接続）レベルはＭＰＧＡ
インプリメンテーションのために規定され、ＦＰＧＡイ
ンプリメンテーションの場合には存在する物理的な境界
がＭＰＧＡインプリメンテーションのネットワークレベ
ルにおいては存在しないが、各ソフトＣＬＢがネットワ
ーク（あるいは相互接続）レベルにおいて予め規定され
た入力と出力ポートを有している。本発明の目的を実施
するために、これらの入力および出力ポートは、図１１
Ｃに示したように、ＭＰＧＡネットリスト内のソフトＣ
ＬＢ接続性記述内に特定されている。

【００３４】同様に、ＭＰＧＡインプリメンテーション
においては、ＦＰＧＡインプリメンテーション内のその
対応するＩＯＢが有しているのに対して、ＩＯＢのため
の等価構成はハードあるいは物理的に規定された境界を
有していない。このため、ＭＰＧＡインプリメンテーシ
ョン内のＩＯＢのための等価構成は、その仮想的キャラ
クタを示すために、これを以後および請求の範囲におい
ては「ソフトＩＯＢ」と称する。よって、ＦＰＧＡイン
プリメンテーションのネットリスト内の各ＩＯＢのため
に、「ソフトＩＯＢ」がＭＰＧＡネットリスト内に規定
される。多くのインプリメンテーションにおいては、ソ
フトＩＯＢは、Ｉ／Ｏパッドにより、および時には単純
な論理レベルドライバとともに実現される。また、連結
性および／または逐次的な論理機能は多くの用途でしば
しば必要とされ、これらの機能は多くのＭＰＧＡライブ
ラリにおいて利用可能である。ＭＰＧＡインプリメンテ
ーションのネットワークまたは相互結合レベルにおい
て、本発明の方法を実施する目的で、各ソフトＩＯＢは
入力および出力ポートを予め規定する。これらの入力お
よび出力ポートは、図１１Ｄに示したように、ＭＰＧＡ
内のソフトＩＯＢ接続性記述内に特定される。

【００３５】図１３Ａと１３Ｂを参照して、本発明の変
換方法をより詳しく説明する。図１３ＡのブロックＡに
示したように、本方法の第１のステップは、変換される
べきＦＰＧＡインプリメンテーションのための最終的な
ＦＰＧＡ（ＸＮＦ）ネットリストを生成するために、図
１のＡからＤの現在のステップを実行することである。
ここで、結果的に得られたＦＰＧＡインプリメンテーシ
ョンのためのネット記述は、ＦＰＧＡ装置のシリコン基
板上の結合的な論理ブロック（ＣＬＢ）の物理的な配置
に関する階層情報を含んでいる。変換処理のこの段階か
ら生成された例示的なＦＰＧＡネットリストを図式的に
図１０に示した。

【００３６】図１０に示したように、ＦＰＧＡネットリ
ストは、多数の構成要素記述、つまりファイルまたは回
路名、ＦＰＧＡインプリメンテーション内に使用される
各ＣＬＢのためのＣＬＢ記述、ＦＰＧＡインプリメンテ
ーション内に使用されるこのようなＩＯＢのためのＩＯ
Ｂ情報、ＦＰＧＡインプリメンテーションに使用される
クロックのためのクロックドライバ記述、並びにチップ
パッケージ上のピンのための信号ピン出力記述、などを
含んでいる。

【００３７】一般的には、各ＣＬＢ記述は多数の情報項
目、つまりＣＬＢ名、信号名の項目で表現されたＣＬＢ
Ｉ／Ｏポート記述（例えば、ＩＢＬＡＮＥ）、図７に示
された論理セルアレイロケーションの項目を表現したＣ
ＬＢロケーション記述（例えば、ＡＡ）、並びにＣＬＢ
を実現するために使用されるＦＰＧＡライブラリ要素を
記述したＣＬＢ論理モデル記述、などを含んでいる。こ
こで、各入力ポートの各ＣＬＢへの記述は、ＣＬＢの入
力ポートとＣＬＢに供給される信号の源との間の信号遅
延部に関する信号経路選択遅延情報を含む信号時間遅延
フィールドを有している。この信号経路選択遅延情報
は、典型的には、当業分野においては良く知られてお
り、当業界で良く知られている方法で行われる、回路設
計シュミレーション、コンピュータを基礎とする「レイ
アウト」ツールにより生成される。

【００３８】同様に、各ＩＯＢ記述は多数の情報項目、
つまりＩＯＢ名、ピン番号の項目で表現された基板上の
ＩＯＢロケーション、信号名の項目で表現されたＩＯＢ
Ｉ／Ｏポート記述（例えばＩＢＬＡＮＥ＿１）、並びに
ＦＰＧＡライブラリ要素の項目で表現されたＩＯＢ論理
モデル記述、などを含んでいる。ＦＰＧＡインプリメン
テーションのネットワークレベルにおいて、論理の各個
々のグループはそのＣＬＢ名（例えば、ＩＲＥＬＡＹ＿
１）により規定され、またＦＰＧＡＸＮＦネットリス
ト内にリストされたＸＮＦ命令文の組により記述され
る。ここで、出力ドライバとして配列された各ＩＯＢの
各入力ポートの記述は、ＩＯＢおよびＩＯＢに供給され
る信号の源との間の信号経路選択部分に関する信号経路
選択遅延情報を含んだ、信号時間遅延フィールドを含ん
でいる。この信号経路選択遅延情報は、コンピュータを
基礎とする上記した「レイアウトツール」により同様に
生成され、また回路設計シュミレーションの間に同様に
使用される。ＡＴ＆Ｔ３０２０シリーズでは、ＦＰＧＡ
装置は６４論理セル、６４ＣＬＢ記述までを含む階層Ｆ
ＰＧＡＸＮＦネットリスト、６０ＩＯＢ記述、クロッ
クドライバ記述、並びに信号ピン出力記述を有する。図
示は省略したが、ＸＮＦ命令文の組が、図１０に示され
たＦＰＧＡネットリスト内に特定された記述的な要素を
それぞれ実現するために使用される。このような記述の
ためのＸＮＦフォーマットは、図８ＢのＣＬＢ記述内に
例示した。

【００３９】図１３ＡのブロックＢに示したように、本
方法の次のステップは、ＦＰＧＡネットリスト記述内の
そのＣＬＢ名により規定された（すなわち、ＦＰＧＡイ
ンプリメンテーション内のＣＬＢ内に制限された）各個
々の論理のグループに対して局部的に「論理再合成」を
実行することである。従来のどんな論理合成技術でも使
用することができる。このステップは、図１０に図式的
に例示したように、ＦＰＧＡＸＮＦネットリストをＭ
ＰＧＡＬＳＬネットリストに翻訳することから開始さ
れる。ＡＴ＆Ｔシリーズ３０２０ＦＰＧＡ装置（６４論
理セルを有する）を使用したＦＰＧＡインプリメンテー
ションのために、この変換処理のステップは、ＦＰＧＡ
ネットリストのために選択されたファイル名の名に対応
するファイルまたは回路名、ＦＰＧＡインプリメンテー
ション内に利用される各ＣＬＢのためのソフトＣＬＢ記
述、ＦＰＧＡインプリメンテーション内に利用される各
ＩＯＢのためのソフトＩＯＢ記述、上記したソフトＣＬ
Ｂ接続性記述、並びに上記したソフトＩＯＢ接続性記述
などの、多くの要素記述を含む「階層的な」ＭＰＧＡネ
ットリストを生成する。ここで、図１０のネットリスト
内に示されたＡ−ＣＬＫ信号分配ツリー記述、Ｇ−ＣＬ
Ｋ信号分配ツリー記述、並びに全体的なリセット信号分
配ツリー記述は、この変換処理のプロセスの間には生成
されないが、むしろ以下のステップＣの間にネットリス
トに手作業で追加しなければならない。

【００４０】図１０に示したように、ソフトＣＬＢ記述
は多くの情報項目、つまり、その入力および出力ポート
を記述したソフトＣＬＢＩ／Ｏポート記述、ＦＰＧＡイ
ンプリメンテーション内の対応するＣＬＢのロケーショ
ンと同じソフトＣＬＢ名、並びに対応するＣＬＢのサブ
ネットワークを含む再合成された論理構成要素を特定す
るための、各ソフトＣＬＢのための論理記述モデル、な
どを含んでいる。ＭＰＧＡソフトＣＬＢネットリスト内
の接続性記述はネットワーク内のソフトＣＢａのリスト
およびＭＰＧＡインプリメンテーションのネットワーク
レベルにおけるその入力と出力の相互接続のための仕様
を含んでいる。ここで、これらのポート相互接続は、信
号名（例えば、図１１Ｃに例示したようにＸ００２２８
Ｘ）の項目で表現される。同様に、ＭＰＧＡネットリス
ト中のソフトＩＯＢ接続性記述は、ネットワーク内のソ
フトＩＯＢｓのリストおよびＭＰＧＡインプリメンテー
ションのネットワークレベルにおけるその入力および出
力ポートの相互接続のための使用を含んでいる。これら
のポート相互接続は、図１１Ｄに例示した信号の項目に
よっても表現される。生成されたＭＰＧＡネットリスト
中のこれらの記述のそれぞれを実現するために使用され
る論理シュミレーション言語（ＬＳＬ）命令文の組は、
図１１Ａから１１Ｄに述べた。

【００４１】図１２においてＣＬＢのためのグラフ的に
例示した論理再合成ステップの間に、ＦＰＧＡネットリ
ストの同様なＸＮＦ内のＣＬＢのロケーションを特定す
るために使用されるコードは、ＭＰＧＡネットリスト内
でその対応するソフトＣＬＢのソフトＣＬＢ名を特定す
るために使用される。この同じコードは、（ｉ）ＰＦＧ
Ａネットリスト内の特定のＣＬＢ（つまり、サブネット
ワーク）内に含まれる論理と、並びに（ｉｉ）ＭＰＧＡ
ネットリスト内の対応するソフトＣＬＢ内に含まれる再
合成された論理とを符号させるために、使用される。本
発明の方法はＭＰＧＡ内の対応する論理のブロックが正
しく同定され、且つ、「配列と経路選択」ステップの間
に物理的に同じ相対的なロケーションに配置されること
を保証している。図１０に示したように、特定のＣＬＢ
のためのＣＬＢ論理モデル記述は、ＭＰＧＡ基板上のソ
フトＣＬＢに対応する論理を再合成するために使用され
る。

【００４２】図１３ＡのブロックＣで示したように、本
発明の第３のステップは、本発明に従ってＭＰＧＡイン
プリメンテーションを実行するために必要となる特定の
構造に関連した４つの追加の情報の項目を特定する（す
なわち、リスト）するために、上記したステップＢの間
に生成された階層的なＭＰＧＡネットリストを変更する
ことを含む。図１０のネットリストに例示したように、
これらの追加の変更はＡ−ＣＬＫ信号分配ツリー、Ｇ−
ＣＬＫ信号分配ツリー、全体的なリセット信号分配ツリ
ー、並びにＭＰＧＡ基体上で形成されるＣＬＢクロック
ロードが同定される。

【００４３】ＭＰＧＡネットリストに追加されるべき情
報性事項は、Ａ−ＣＬＫ信号分配ツリーＮＯための、Ｌ
ＳＬネットリスト記述である。図１１Ｅに示されたＡ−
ＣＬＫ信号分配ツリー記述を実現するためのＬＳＬ命令
文中に例示したように、Ａ−ＣＬＫ信号分配ツリーの各
欄ラインは、ＭＰＧＡライブラリ内の利用可能な要素
（例えばＦ１０２）から合成されたクロックドライバを
有している。例示的な実施例においては、ツリーは１０
欄を有し、よってＡ−ＣＬＳ信号分配ツリーのＬＳＬス
テートメントにより特性された１０クロックドライバを
有する。

【００４４】ＭＰＧＡネットリストに追加される第２の
情報性の事項は、ＭＰＧＡ基板上でＧ−ＣＬＫ信号分配
ツリーを実現するための、ネットリスト記述である。図
１１Ｆに例示したように、Ｇ−ＣＬＫ信号分配ツリーの
各欄線はＭＰＧＡライブラリ内の利用可能な要素（例え
ばＦ１０２）から合成されたクロックドライバを有して
いる。例示した実施例においては、ツリーは１０欄を有
し、よってクロックドライバがＧ−ＣＬＫ信号分配ツリ
ーのＬＳＬ命令文内に合成されている。

【００４５】ＭＰＧＡネットリストに追加される第３の
情報項目は、ＭＰＧＡ基板上に形成される全体的なリセ
ット信号分配のためのＬＳＬネットリスト記述である。
図１１Ｇに例示したように、全体的なリセット信号分配
ツリー内の各欄は、ＭＰＧＡライブラリ内の利用可能な
要素（例えば、Ｆ１０２）から合成されたクロックドラ
イバを有している。例示した実施例では、このツリーは
１０欄を有し、よって全体的な信号分配ツリーのための
ＬＳＬ命令文内には１０ドライバが合成される。

【００４６】ＭＰＧＡネットリストに追加される第４の
情報項目は、ＦＰＧＡネットリスト内では特定されてい
ない各ＣＬＢのための、ＭＰＧＡ基板上に形成されるＣ
ＬＢクロックロードのためのＬＳＬ記述である。図１１
Ｈに例示したように、これらソフトＣＬＢロードは入力
および出力ポート、並びにＭＰＧＡインプリメンテーシ
ョンのネットワーク（つまり、相互接続）レベルにおけ
るソフトＣＬＢｓのポートとＡ−ＣＬＫおよび／または
Ｇ−ＣＬＫ信号分配ツリーのいずれかのラインとの間の
相互接続を特定するサブ値とワーク記述を有する。っか
うソフトＣＬＢ内の各入力ポートは、クロック信号経路
選択ネットワーク内に、ＦＰＧＡインプリメンテーショ
ン内の関連したクロックドライバ内に存在する（つまり
「により検出される」）インピーダンスに実質的に等し
いインピーダンス（つまり、ロード（負荷））を導入す
る。典型的には、各ＣＬＢロードは、当業分野において
は良く知られている「分配された」タイプのキャパシタ
ンスおよび／またはレジスタンス規準の用語により特定
される。以下により詳細に説明するように、このような
インピーダンス規準を導入する目的は、ＦＰＧＡインプ
リメンテーション内のクロック信号ドライバにより検出
されるインピーダンスがＭＰＧＡインプリメンテーショ
ン内のクロック信号ドライバにより検出されるインピー
ダンス規準と実質的に同じであることを確保することに
あり、これにより、インプリメンテーション間のクロッ
ク信号のスキュー（および、論理機能）が保持される。
ここで、各ＣＬＢロードはＭＰＧＡインプリメンテーシ
ョン内のクロック信号経路選択用ネットワーク内に所望
のロードを導入する一方、ＭＰＧＡインプリメンテーシ
ョン内のそれらの対応するＣＬＢがＦＰＧＡ装置内に形
成された（Ｉ／Ｏ）信号ＫＥＩＲＯ決定用ネットワーク
に接続されていないために、ＣＬＢロードは、しかしな
がら、ＭＰＧＡインプリメンテーションの相互接続レベ
ルにおいて実現される（Ｉ／Ｏ）信号経路選択用ネット
ワークを通過する（Ｉ／Ｏ）信号に対してなんらかの負
荷効果を与えない。

【００４７】本方法における上記の４つのサブステップ
の結果として、ＭＰＧＡインプリメンテーションのため
の、変更された階層的なＭＰＧＡネットリストが得られ
る。ここで、結果的に得られたＭＰＧＡネットリスト
は、ＭＰＧＡライブラリ要素の物理的な配置、あるいは
Ａ−ＣＬＫ、Ｇ−ＣＬＫ、並びにＭＰＧＡネットリスト
に記載された全体的な信号分配ツリーに関する情報を含
んでいない。

【００４８】図１３ＢのブロックＤに示したように、本
発明の方法の次のステップは、計上データベースを発生
するために、上記で生成された変更された階層的なＭＰ
ＧＡネットリストおよびＭＰＧＡライブラリを使用する
ことを含むものである。この形状データベースの機能
は、ＭＰＧＡ基板上において、論理ゲート、クロックド
ライバ、クロックライン、並びに図１０の変更されたＭ
ＰＧＡ内に記述されたソフトＣＬＢロードを含む全ての
ライブラリ要素が物理的に実現されるかを特定すること
にある。一般的には、この配置と経路選択情報を発生さ
せるための処理は、図９に示されたＭＰＧＡ基板上のそ
れぞれのこのような要素の正確な物理的な配置を計算す
るために、（ｉ）変更されたＭＰＧＡネットリストの特
別な要素の記述内に特定された情報、および（ｉｉ）Ｍ
ＰＧＡライブラリ内に特定されたこれら特別な要素に関
する形状情報を使用する「場所および経路」プログラム
により実行される。

【００４９】変更されたＭＰＧＡネットリスト内に記載
された各ソフトＣＬＢおよびＣＬＢクロックロードのた
めに、場所および経路プログラムは、ソフトＣＬＢ内に
再結合さえた接続性および／または逐次的な論理を実現
するために、メタライズパターンにより論理ゲートが相
互連結されるＭＰＧＡ基板上の特定の面積（つまり、領
域）を特定するｘおよびｙ座標の範囲（例えば形状のデ
ータ）を生成する。この座標データの組が計算されるこ
とによる処理は、ＦＰＧＡ基板の指標である列、欄をＭ
ＰＧＡ基板上の空間的に対応するｘ、ｙ座標の組にマッ
プするために、ＣＬＢのＣＬＢロケーション（例えば、
ＡＡ）およびオフセットパラメータを採用している。こ
のような１対１の座標変換を図１２に図示的に例示し、
これは各ソフトＣＬＢが、そのＦＰＧＡ基板上の対応す
るＣＬＢのように、ＭＰＧＡ基板上の基板上の比較的に
同じロケーションに配置されることを確保できるという
特長がある。このマッピング状態は、ＭＰＧＡインプリ
メンテーション内で発生する同じクロック信号スキュー
が、ＦＰＧＡインプリメンテーション内で発生するもの
と比較的に同じであることを保証するものであり、これ
により、ＭＰＧＡインプリメンテーションのネットワー
クレベルにおける再同期化された論理と機能的に等価で
あることが確保される。ＭＰＧＡネットリストのソフト
ＣＬＢ接続性記述内に記載された各ソフトＩＯＢのため
に、プログラムは、ＭＰＧＡインプリメンテーションの
ネットワークレベルにおける入力とと出力ポートの間の
金属性の相互接続の物理的な配置を規定するｘおよびｙ
座標の範囲を発生する。この座標データの組が計算され
る手順は、ＦＰＧＡ基板の周囲上のピン番号をＭＰＧ基
板の周囲上のｘ、ｙ座標の空間的に対応する組にマップ
するために、ＩＯＢのＩＯＢロケーション（例えば、ピ
ン番号Ｐ２１）およびオフセットパラメータを採用して
いる。これは、図１２に図式的に例示した１対の座標変
換プロセスであり、各ソフトＩＯＢが、ＦＰＧＡ上のそ
の対応するＩＯＢのように、ＭＰＧＡ上の比較的に同じ
ロケーションに位置することを同様に確保できる。この
状態を変換プロセスを通して維持することで、ＭＰＧＡ
インプリメンテーション上の（Ｉ／Ｏ）信号遅延がＦＰ
ＧＡインプリメンテーション上で発生するものと比較的
に同じとなる。

【００５０】Ａ−ＣＬＫ信号分配ツリー記述内の各ドラ
イバのために、場所および経路プログラムは、クロック
ドライバの物理的な配置およびクロックドライバから各
ソフトＣＬＢおよびＭＰＧＡネットリストに記載された
ＣＬＢロードに伸びる金属性のクロック分配ブランチを
特定するｘおよびｙ座標の範囲を発生する。各クロック
ドライバおよび分配ブランチのためにこの座標データの
組が計算される手順では、ＦＰＧＡ基板上の各クロック
ドライバのロケーションをＭＰＧＡ基板の周囲上の空間
的に対応するｘ、ｙ座標の組内にマップするために、ド
ライバ名および経験的に決定可能なオフセットパラメー
タを採用している。この手順はまた、ＦＰＧＡ基板上の
Ａ−ＣＬＫ信号分配ツリーのブランチのロケーションを
ＭＰＧＡ基板上の空間的に対応するｘ、ｙ座標の組内に
マップするために、ドライバ名およびオフセットパラメ
ータを使用している。これはまた、１対１の座標変換プ
ロセスであり、ＦＰＧＡ基板上のその対応するクロック
ドライバおよびその関連するクロックパルス分配ブラン
チのように、クロックドライバおよびその関連するクロ
ックパルス分配ブランチがＭＰＧＡ基板上の相対的に同
じロケーションに位置されることを確保できる。

【００５１】Ｇ−ＣＬＫ信号分配ツリー記述内の各ドラ
イバのために、場所および経路プログラムは、クロック
ドライバの物理的な配置およびクロックドライバから各
ソフトＣＬＢおよびＭＰＧＡネットリストに記載された
ＣＬＢロードに伸びる金属性のクロック分配ブランチを
特定するｘおよびｙ座標の範囲を発生する。各クロック
ドライバおよび分配ブランチのためにこの座標データの
組が計算される手順では、ＦＰＧＡ基板上の各クロック
ドライバのロケーションをＭＰＧＡ基板の周囲上の空間
的に対応するｘ、ｙ座標の組内にマップするために、ド
ライバ名および経験的に決定可能なオフセットパラメー
タを採用している。この手順はまた、ＦＰＧＡ基板上の
Ｇ−ＣＬＫ信号分配ツリーのブランチのロケーションを
ＭＰＧＡ基板上の空間的に対応するｘ、ｙ座標の組内に
マップするために、ドライバ名およびオフセットパラメ
ータを使用している。これはまた、１対１の座標変換プ
ロセスであり、ＦＰＧＡ基板上のその対応するクロック
ドライバおよびその関連するクロックパルス分配ブラン
チのように、クロックドライバおよびその関連するクロ
ックパルス分配ブランチがＭＰＧＡ基板上の相対的に同
じロケーションに位置されることを確保できる。この状
態を変換プロセスを通して維持することで、ＭＰＧＡイ
ンプリメンテーションの周囲の信号遅延がＦＰＧＡイン
プリメンテーション上で発生するものと比較的に同じと
なる。

【００５２】全体的なリセット信号分配ツリー記述内の
各ドライバのために、場所および経路プログラムは、ク
ロックドライバの物理的な配置およびクロックドライバ
から各ソフトＣＬＢおよびＭＰＧＡネットリストに記載
されたＣＬＢロードに伸びる金属性のクロック分配ブラ
ンチを特定するｘおよびｙ座標の範囲を発生する。各ク
ロックドライバおよび分配ブランチのためにこの座標デ
ータの組が計算される手順では、ＦＰＧＡ基板上の各ク
ロックドライバのロケーションをＭＰＧＡ基板の周囲上
の空間的に対応するｘ、ｙ座標の組内にマップするため
に、ドライバ名および経験的に決定可能なオフセットパ
ラメータを採用している。この手順はまた、ＦＰＧＡ基
板上の全体的なリセット信号分配ツリーのブランチのロ
ケーションをＭＰＧＡ基板上の空間的に対応するｘ、ｙ
座標の組内にマップするために、ドライバ名およびオフ
セットパラメータを使用している。これはまた、１対１
の座標変換プロセスであり、ＦＰＧＡ基板上のその対応
するクロックドライバおよびその関連するクロックパル
ス分配ブランチのように、クロックドライバおよびその
関連するクロックパルス分配ブランチをＭＰＧＡ基板上
の相対的に同じロケーションに位置するのを確保する際
に有用である。多くの全体的なリセット機構は動作が非
同期であるため、ＭＰＧＡインプリメンテーション内の
クロック信号のためにリセット信号「スキュー」を同じ
程度に制御する必要がない。しかしながら、本発明のよ
うに、多数のドライバを備えたリセット信号分配ツリー
を使用することは、従来技術のインプリメンテーション
において使用される単一のリセット信号ドライバおよび
ランダムリセット信号経路選択ネットワークを使用する
場合に比べて好ましい。

【００５３】上記した状態を変換プロセスを通して維持
することで、ＭＰＧＡインプリメンテーションの周囲の
信号遅延がＦＰＧＡインプリメンテーション上で発生し
た場合と比較的同じものとなる。

【００５４】上記の位置および経路選択ステップの間に
生成された全ての座標情報は、形状データベースを形成
するためにメモリ１３内に記憶される。特に、このデー
タベースは、前処理されたＭＰＧＡ基板上に形成された
いくつかかのメタライズされたサブパターンの物理的な
寸法と配置を正確に特定するのに十分な座標データを含
んでいる。

【００５５】図１３ＢのブロックＥに示したように、本
方法の次のステップは、ブロックＥで生成された形状デ
ータベースのファイルに含まれた形状情報をシステム３
に供給することを含んでいる。このような形状情報を使
用することで、システム３は、前処理されたＭＰＧＡの
相互接続レベルにおいてメタライズ層を形成するために
使用される、多数の光蝕刻性の処理用マスク４を生成す
る。これらのメタライズ層は、前処理されたＭＰＧＡ基
板をプログラムして、変更されたＭＰＧＡネットリスト
内に記載された論理機能によって特徴付けられるＭＰＧ
Ａインプリメンテーションを生成することができる。

【００５６】図１３ＢのブロックＦにおいて、本発明の
方法の最後のステップは、前処理されたＭＰＧＡ基板上
にメタライズ層を形成するために、ブロックＦにおいて
生成された光蝕刻性の処理用マスク４を使用する。上記
したように、材料処理のこの最終段階により、ＦＰＧＡ
インプリメンテーションと機能的に等価なＭＰＧＡイン
プリメンテーションが得られる。

【００５７】本発明はまた、上記した方法を次のように
単に変更するだけで、ＦＰＧＡインプリメンテーション
をＭＰＳＣインプリメンテーションに変換する際にも同
様に使用される。

【００５８】図１３ＡのブロックＢにおいて、ＭＰＧＡ
ライブラリの代わりにＭＰＳＣライブラリを使用する。
この変更の結果、ＭＰＳＣネットリストは、ＭＰＧＡの
実施例の場合と本質的には同じである、ソフトＣＬＢ記
述、ソフトＩＯＢ記述、並びにソフトＩＯＢ接続性記述
を有する。加えて、ＭＰＳＣネットリストは、ネットワ
ークレベルでのポート接続性情報だけではなくて、ＭＰ
ＳＣインプリメンテーションでの１つまたはそれより多
いサブネットワークレベルにおけるポート接続性情報も
有した、ソフトＣＬＢ接続性記述を含んでいる。図１３
ＡのブロックＣにおいて、ＭＰＳＣネットリストは上記
の方法により変更される。図１３Ｂにおける配置および
経路選択の間に、変更されたＭＰＳＣネットリスト内に
リストされた全ての構造が、上記したのと実質的に同じ
方法で、ＭＰＳＣ基板上に物理的に配置または経路選択
され、ＭＰＳＣインプリメンテーションのための形状デ
ータベースが生成される。次いで、ブロックＥにおい
て、形状データベースは、ＭＰＳＣインプリメンテーシ
ョンの予め規定されたネットワークおよびサブネットワ
ークレベルのための処理用マスクの組を生成する。ブロ
ックＦにおいて、これらの処理用マスクは、ＦＰＧＡイ
ンプリメンテーションと機能的に等価であるＭＰＳＣイ
ンプリメンテーションを物理的に実現するのに十分であ
る、複合のメタライズ層をＭＰＳＣ基板上に形成するた
めに利用される。

【００５９】以上、本発明を、デジタル論理設計のＦＰ
ＧＡインプリメンテーションをこのようなデジタル論理
設計のＭＰＬＣインプリメンテーションに変換する場合
において最も有用である実施例を例にとって説明した。
しかしながら、この本発明の例示的な実施例に種々の変
更や変形を行うことは、当業者にとっては想定容易であ
る。従って、このような全ての変更や変形は、添付した
請求の範囲に記載された本発明の範囲に属するものであ
る。

【図面の簡単な説明】

【図１Ａ】図１Ａは、従来のＦＰＧＡ装置を使用して、
デジタル論理設計を具現化する方法において達成される
ステップを例示した高レベルのフローチャートである。

【図１Ｂ】図１Ｂは、従来のＦＰＧＡ装置を使用して、
デジタル論理設計を具現化する方法において達成される
ステップを例示した高レベルのフローチャートである。

【図２】例示的なＦＰＧＡネットリストにおける単一の
ＣＬＢ記述のためのＸＮＦ命令文の組を示した説明図で
ある。

【図３】図３は、従来技術の方式を使用して、ＦＰＧＡ
インプリメンテーションをＭＰＧＡインプリメンテーシ
ョンに変換するプロセスの間に達成されるステップを例
示した高レベルのフローチャートである。

【図４】図３に示した従来技術の方式を使用して、ＦＰ
ＧＡインプリメンテーション内の論理セルを機能的に等
価であるＭＰＧＡ内の論理セル内にマッピングするプロ
セスを例示した説明図である。

【図５】本発明のプログラムされた機構の構成要素を例
示したシステムブロックダイヤグラムである。

【図６Ａ】プログラム可能な相互接続用切換器を介して
ネットワークレベルで相互接続された、配列自在な論理
ブロックおよび入力と出力インターフェースブロックを
示した説明図である。

【図６Ｂ】プログラム可能な相互接続用切換器を介して
ネットワークレベルで相互接続された、配列自在な論理
ブロックおよび入力と出力インターフェースブロックを
示した説明図である。

【図６Ｃ】プログラム可能な相互接続用切換器を介して
ネットワークレベルで相互接続された、配列自在な論理
ブロックおよび入力と出力インターフェースブロックを
示した説明図である。

【図６Ｄ】プログラム可能な相互接続用切換器を介して
ネットワークレベルで相互接続された、配列自在な論理
ブロックおよび入力と出力インターフェースブロックを
示した説明図である。

【図６Ｅ】プログラム可能な相互接続用切換器を介して
ネットワークレベルで相互接続された、配列自在な論理
ブロックおよび入力と出力インターフェースブロックを
示した説明図である。

【図７】図６に示したＦＰＧＡ装置のための、（論理セ
ル）構成要素の配置マップを図式的に示した説明図であ
る。

【図８Ａ】特定のデジタル論理設計のＦＰＧＡインプリ
メンテーションのための、ＦＰＧＡネットリストの要素
を図式的に示した説明図である。

【図８Ｂ】例示的なＦＰＧＡネットリストのファイル名
記述のための、ＸＮＦ命令文の組を示した説明図であ
る。

【図８Ｃ】例示的なＦＰＧＡネットリストの単一のＣＬ
Ｂ記述のための、ＸＮＦ命令文の組を示した説明図であ
る。

【図８Ｄ】例示的なＦＰＧＡネットリストの単一のＩＯ
Ｂ記述のための、ＸＮＦ命令文の組を示した説明図であ
る。

【図８Ｅ】例示的なＦＰＧＡネットリストのクロックド
ライバ記述のための、ＸＮＦ命令文の組を示した説明図
である。

【図８Ｆ】本発明の例示した実施例のＦＰＧＡ，ＭＰＧ
Ａ，並びにＭＰＳＣライブラリ内の構成要素のリストを
示した説明図である。

【図９】メタライズ段階まで準備されたＭＰＧＡ基板の
形状の平面図である。

【図１０】特定のデジタル論理の設計のための、ＦＰＧ
ＡインプリメンテーションのＦＰＧＡネットリストから
変更されたＭＰＧＡネットリスト記述を生成するプロセ
スを図式的に例示した説明図である。

【図１１Ａ】図１１Ａは、例示的なＭＰＧＡネットリス
トのファイル名記述のためのＬＳＬ記述の組を示した説
明図である。

【図１１Ｂ】図１１Ｂは、例示的なＭＰＧＡネットリス
トの単一ソフトＣＬＳ記述のためのＬＳＬ記述の組を示
した説明図である。

【図１１Ｃ】図１１Ｃは、例示的なＭＰＧＡネットリス
トのソフトＣＬＢ接続性記述のためのＬＳＬ記述の組を
示した説明図である。

【図１１Ｄ】図１１Ｄは、例示的なＭＰＧＡネットリス
トのソフトＩＯＢ接続性記述のためのＬＳＬ記述の組を
示した説明図である。

【図１１Ｅ】図１１Ｅは、例示的なＭＰＧＡネットリス
トのＡクロック分配ツリー記述のためのＬＳＬ記述の組
を示した説明図である。

【図１１Ｆ】図１１Ｆは、例示的なＭＰＧＡネットリス
トのＧクロック分配ツリー記述のためのＬＳＬ記述の組
を示した説明図である。

【図１１Ｇ】図１１Ｇは、例示的なＭＰＧＡネットリス
トの全体的なリセット分配ツリー記述のためのＬＳＬ記
述の組を示した説明図である。

【図１１Ｈ】図１１Ｈは、例示的なＭＰＧＡネットリス
トのＣＬＢロード記述のためのＬＳＬ記述の組を示した
説明図である。

【図１２】本発明の方式を使用して、ＦＰＧＡインプリ
メンテーションをＭＰＧＡインプリメンテーションにマ
ッピングする処理を図式的に例示した説明図である。

【図１３Ａ】図１３Ａは、本発明の方式を使用した、Ｆ
ＰＧＡインプリメンテーションをＭＰＧＡインプリメン
テーションに変換するための処理内において実行される
ステップを図示したフローチャートである。

【図１３Ｂ】図１３Ｂは、本発明の方式を使用した、Ｆ
ＰＧＡインプリメンテーションをＭＰＧＡインプリメン
テーションに変換するための処理内において実行される
ステップを図示したフローチャートである。

【符号の説明】

２ワークステーション６メタライズパターン１０中央処理ユニット１３データ記憶メモリ１４視覚ディスプレイユニット

Claims

(57)【特許請求の範囲】

【請求項１】デジタル論理設計のフィールドプログラ
ム可能なゲートアレイ（ＦＰＧＡ）実行を、該デジタル
論理設計のマスクプログラム可能な論理セル（ＭＰＬ
Ｃ）実行に変換するための方法において、（ａ）該ＦＰＧＡ実行を達成する際に使用するＦＰＧ
Ａ装置およびＦＰＧＡライブラリを選択する段階であっ
て、該ＦＰＧＡ装置は、該パッケージ上の複数のピンと動作的に関連した入／出
力ポートと内部に含まれたプログラム可能な論理回路と
をそれぞれ有する複数のプログラム可能な入／出力イン
ターフェースブロック（ＩＯＢ）と、入／出力ポートと内部に含まれたプログラム可能な論理
回路とをそれぞれ有する複数のプログラム可能で形成可
能な論理ブロック（ＣＬＢ）と、該ＣＬＢの入／出力ポートと該ＩＯＢの入／出力ポート
とを選択的に相互接続して第１の信号遅延の組で該ＦＰ
ＧＡ装置における信号を経路選択する第１の信号ネット
ワークを形成する複数のプログラム可能な相互接続スイ
ッチとを搭載する基板を包含するパッケージを含み、（ｂ）該ＦＰＧＡ実行に対してＦＰＧＡネットリスト
を生成する段階であって、該階層的なＦＰＧＡネットリ
ストは、該ＦＰＧＡ実行で利用される各該ＣＬＢに対す
るＣＬＢ記述、該ＦＰＧＡ実行で利用される各該ＩＯＢ
に対するＩＯＢ記述、及び該ＦＰＧＡ装置内に該第１の
信号ネットワークを形成するために該複数のプログラム
可能な相互接続スイッチにより有効とされる、該利用さ
れたＣＬＢと該利用されたＩＯＢの入／出力ポートの間
に確立されるべき相互接続を特定するポート接続性仕様
とを含み、（ｃ）該ＭＰＬＣ実行を達成するために使用されるＭ
ＰＬＣ装置とＭＰＬＣライブラリを選択する段階であっ
て、該ＭＰＬＣ装置は少なくとも１つの相互接続レベル
と、該ＭＰＬＣ基板上に複数のソフトＣＬＢと複数のソ
フトＩＯＢとを形成するために該少なくとも１つの相互
接続レベルにおいて選択的に形成され得る論理セルのア
レイとを有する基板を包含するパッケージを含み、該Ｍ
ＰＬＣ内に該第１の信号ネットワークに物理的に対応し
た、第２の信号遅延の組で信号を経路選択する第２の信
号ネットワークを形成するために、各該ソフトＣＬＢ及
び各該ソフトＩＯＢは該ＭＰＧＡ基板に計算可能な形状
のメタライズ層を設けることで該少なくとも１つの相互
接続レベルにおいて相互接続可能である入／出力ポート
を有し、（ｄ）該ＭＰＬＣ実行に対するＭＰＬＣネットリスト
を生成する段階であって、該ＭＰＬＣネットリストは、該ＭＰＬＣ基板上に形成されるべき各該ソフトＣＬＢに
対するソフトＣＬＢ記述と、該ＭＰＬＣネットリスト内で特定される該ソフトＣＬＢ
の入／出力ポートの接続性を特定するソフトＣＬＢ接続
性記述と、該ＭＰＬＣ基板上に形成されるべき各該ソフトＩＯＢに
対するソフトＩＯＢ記述と、該ＭＰＬＣネットリスト内で特定される該ソフトＩＯＢ
の入／出力ポートの接続性を特定するソフトＩＯＢ接続
性記述とを含む該ＭＰＬＣ実行に関する階層的情報を含
み、（ｅ）形状データベースを生成すべく該変更されたＭ
ＰＬＣネットリストと該ＭＰＬＣライブラリを使用する
段階であって、該形状データベースは、該ＭＰＬＣ基板上の各該ソフトＣＬＢ及び各該ソフトＩ
ＯＢの物理的な配置を特定する形状情報、及び該ソフトＣＬＢ接続性記述及び該ソフトＩＯＢ接続性記
述に従って該ＣＬＢと該ＩＯＢの入／出力ポートを相互
接続する該ＭＰＬＣ基板上の信号経路を特定する形状情
報であって、該ＦＰＧＡ実行の間に存在する相対的な信
号遅延が該ＭＰＬＣ実行において実質的に保持され、こ
れにより該ＦＰＧＡとＭＰＬＣ実行の間の機能的な等価
が確立される、段階からなることを特徴とする方法。
【請求項２】請求項１に記載の方法において、該段階
（ａ）において、該選択されたＦＰＧＡ装置がさらに、該ＣＬＢ及びＩＯＢにより使用されるためのクロック信
号を生成するクロック信号生成手段と、該クロック信号を、その内において該ＣＬＢ及びＩＯＢ
へ経路選択する第１の複数の導電素子を有するクロック
信号分配構造とを含み、該方法は更に該段階（ｄ）の後に、該ＭＰＬＣネットリストに、該ＭＰＬＣ基板上の該クロ
ック信号生成手段の記述と該ＭＰＬＣ基板上の該クロッ
ク信号分配構造の記述とを加えることによって、変更さ
れたＭＰＬＣネットリストを生成する段階を更に含み、該形状データベースが、該ＭＰＬＣ基板上の該クロック
信号生成手段と該リセット信号生成手段の物理的な配置
を特定する形状情報と、該ＭＰＬＣ基板上の該クロック
信号分配構造の物理的な経路選択を特定する形状情報と
を更に含むことを特徴とする方法。
【請求項３】請求項１に記載の方法において、段階
（ｄ）の間にさらに、該変更されたＭＰＬＣネットリス
トに、該ＦＰＧＡ実行を実現する際に利用しない該ＦＰ
ＧＡ内部の各ＣＬＢに対するソフトＣＬＢ負荷を加える
段階を含むことを特徴とする方法。
【請求項４】請求項３に記載の方法において、さら
に、（ｆ）該ＭＰＧＡ基板上の該メタライズ層を形成するの
に使用する光蝕刻処理用マスクの組を生成するために該
形状データベースを使用する段階を含むことを特徴とす
る方法。
【請求項５】請求項４に記載の方法において、さらに（ｇ）該ＭＰＧＡ基板上の該メタライズ層を形成するた
めに該生成された光蝕刻処理用マスクの組を使用する段
階を含むことを特徴とする方法。
【請求項６】請求項１に記載の方法において、該ＭＰ
ＬＣ実行がマスクプログラム可能なゲートアレイ（ＭＰ
ＧＡ）実行であり、該ＭＰＬＣ装置がＭＰＧＡ装置であ
り、そして該ＭＰＬＣライブラリがＭＰＧＡライブラリ
であることを特徴とする方法。
【請求項７】請求項１に記載の方法において、該ＭＰ
ＬＣ実行がマスクプログラム可能な標準セル（ＭＰＳ
Ｃ）実行であり、該ＭＰＬＣ装置がＭＰＳＣ装置であ
り、そして該ＭＰＬＣライブラリがＭＰＳＣライブラリ
であることを特徴とする方法。
【請求項８】請求項２に記載の方法において、該形状
データベースの製造の間に、該各ソフトＣＬＢが該ＦＰ
ＧＡ基板上の対応するＣＬＢの物理的位置と相対的に同
じである該ＭＰＬＣ基板上の物理的位置に配置され、各
該ソフトＩＯＢが該ＦＰＧＡ基板上の対応するＩＯＢの
物理的位置と相対的に同じである該ＭＰＬＣ基板上の物
理的位置に配置され、該ＭＰＬＣ基板上の各該クロック
信号生成手段が該ＦＰＧＡ基板上の対応するクロック信
号生成手段の物理的位置と相対的に同じである該ＭＰＬ
Ｃ基板上の物理的位置に配置され、そして該ＭＰＬＣ基
板上の該クロック信号分配構造の物理的経路選択が該Ｆ
ＰＧＡ基板上の対応するクロック分配構造の信号経路と
相対的に同じである該ＭＰＬＣ基板上の信号経路に沿っ
て選択されることを特徴とする方法。
【請求項９】デジタル論理設計のフィールドプログラ
ム可能なゲートアレイ（ＦＰＧＡ）実行を、該デジタル
論理設計のマスクプログラム可能な論理セル（ＭＰＬ
Ｃ）実行に変換するための方法において、（ａ）該ＦＰＧＡ実行を達成する際に使用するＦＰＧ
Ａ装置およびＦＰＧＡライブラリを選択する段階であっ
て、該ＦＰＧＡ装置は、該パッケージ上の複数のピンと動作的に関連した入／出
力ポートと内部に含まれたプログラム可能な論理回路と
をそれぞれ有する複数のプログラム可能な入／出力イン
ターフェースブロック（ＩＯＢ）と、入／出力ポートと内部に含まれたプログラム可能な論理
回路とをそれぞれ有する複数のプログラム可能で形成可
能な論理ブロック（ＣＬＢ）と、該ＣＬＢの入／出力ポートと該ＩＯＢの入／出力ポート
とを選択的に相互接続して第１の信号遅延の組で該ＦＰ
ＧＡ装置における信号を経路選択する第１の信号ネット
ワークを形成する複数のプログラム可能な相互接続スイ
ッチと、該ＣＬＢ及びＩＯＢにより使用されるためのクロック信
号を生成するクロック信号生成手段と、該クロック信号内で該ＣＬＢ及びＩＯＢに経路選択する
ための第１の複数の導電素子を有するクロック信号分配
構造とを搭載する基板を包含するパッケージを含み、（ｂ）該ＦＰＧＡ実行に対してＦＰＧＡネットリスト
を生成する段階であって、該ＦＰＧＡネットリストは階
層的情報、該ＦＰＧＡ実行で利用される各該ＣＬＢに対
するＣＬＢ記述、該ＦＰＧＡ実行で利用される各該ＩＯ
Ｂに対するＩＯＢ記述、及び該ＦＰＧＡ装置内に該第２
の信号ネットワークを形成するために該複数のプログラ
ム可能な相互接続スイッチにより有効とされる、該利用
されたＣＬＢと該利用されたＩＯＢの入／出力ポートの
間に確立されるべき相互接続を特定するポート接続性仕
様とを含み、（ｃ）該ＭＰＬＣ実行を達成するために使用されるＭ
ＰＬＣ装置とＭＰＬＣライブラリを選択する段階であっ
て、該ＭＰＬＣ装置は少なくとも１つの相互接続レベル
を有し、該ＭＰＬＣ基板上に複数のソフトＣＬＢと複数
のソフトＩＯＢとを形成するために該少なくとも１つの
相互接続レベルにおいて選択的に形成され得る論理セル
のアレイを搭載する基板を包含するパッケージを含み、
該ＭＰＬＣ内に該第１の信号ネットワークに物理的に対
応した、第２の信号遅延の組で信号を経路選択する第２
の信号ネットワークを形成するために、各該ソフトＣＬ
Ｂ及び各該ソフトＩＯＢは該ＭＰＧＡ基板に計算された
形状のメタライズ層を設けることで該相互接続レベルに
おいて相互接続可能である入／出力ポートを有し、（ｄ）該ＭＰＬＣ実行に対するＭＰＬＣネットリスト
を生成する段階であって、該ＭＰＬＣネットリストは、該ＭＰＬＣ基板上に形成されるべき各該ソフトＣＬＢに
対するソフトＣＬＢ記述と、該ＭＰＬＣネットリスト内で特定される該ソフトＣＬＢ
の入／出力ポートの接続性を特定するソフトＣＬＢ接続
性記述と、該ＭＰＬＣ基板上に形成されるべき各該ソフトＩＯＢに
対するソフトＩＯＢ記述と、該ＭＰＬＣネットリスト内で特定される該ソフトＩＯＢ
の入／出力ポートの接続性を特定するソフトＩＯＢ接続
性記述とを含み、（ｅ）（１）該ＦＰＧＡ実行を実現させる際に利用し
ない、該ＦＰＧＡ内の各該ＣＬＢに対するソフトＣＬＢ
負荷と、（２）該ＭＰＬＣ基板上に位置する該クロック信号生
成手段の記述と、（３）該ＭＰＬＣ基板上に位置する該クロック信号分
配構造の記述とを該ＭＰＬＣネットリストに加えること
によって変更されたＭＰＬＣを生成する段階と、（ｆ）形状データベースを生成するために該変更され
たＭＰＬＣネットリスト及び該ＭＰＬＣライブラリを使
用する段階であって、該形状データベースは、各該ソフ
トＣＬＢの物理的な配置、各該ソフトＩＯＢの物理的な
配置、及び該ＭＰＬＣ基板上の該クロック信号生成手段
の物理的な配置に関する形状情報と、該クロック信号分
配構造の物理的な経路選択と、該ソフトＣＬＢ接続性記
述と該ソフトＩＯＢ接続性記述に従って該ＣＬＢと該Ｉ
ＯＢの入／出力ポートとを相互接続する該ＭＰＬＣ上の
信号経路とを特定する形状情報であって、該ＭＰＬＣ基
板上の該ソフトＣＬＢ、該ソフトＩＯＢ、並びに該クロ
ック信号生成手段の物理的な配置が、該ＦＰＧＡ基板上
の対応する該ソフトＣＬＢ、対応する該ソフトＩＯＢ、
及び対応するクロック信号生成手段の物理的な配置と同
じであり、該ＦＰＧＡ実行の間に存在する相対的な信号
及びクロック遅延が該ＭＰＬＣ実行内に実質的に保持さ
れ、これにより該ＦＰＧＡとＭＰＬＣ実行の間の機能的
な等価が確立される段階からなることを特徴とする方
法。
【請求項１０】請求項９に記載の方法において、（ｇ）該ＭＰＧＡ基板上の該メタライズ層を形成する際
に使用するための光蝕刻処理用マスクの組を生成するた
めに該形状データベースを使用する段階をさらに含む特
徴とする方法。
【請求項１１】請求項１０に記載の方法において、（ｈ）該ＭＰＧＡ基板上の該メタライズ層を形成するた
めに該生成された光蝕刻処理用マスクの組を使用する段
階をさらに含むことを特徴とする方法。
【請求項１２】請求項９に記載の方法において、該Ｍ
ＰＬＣ実行がマスクプログラム可能なゲートアレイ（Ｍ
ＰＧＡ）実行であり、該ＭＰＬＣ装置がＭＰＧＡ装置で
あり、そして該ＭＰＬＣライブラリがＭＰＧＡライブラ
リであることを特徴とする方法。
【請求項１３】請求項９に記載の方法において、該Ｍ
ＰＬＣ実行がマスクプログラム可能な標準セル（ＭＰＳ
Ｃ）実行であり、該ＭＰＬＣ装置がＭＰＳＣ装置であ
り、そして該ＭＰＬＣライブラリがＭＰＳＣライブラリ
であることを特徴とする方法。
【請求項１４】デジタル論理設計のフィールドプログ
ラム可能なゲートアレイ（ＦＰＧＡ）実行を、該デジタ
ル論理設計のマスクプログラム可能な論理セル（ＭＰＬ
Ｃ）実行に変換するためのコンピュータを基礎とするシ
ステムにおいて、該ＦＰＧＡ実行を達成する際に使用するためのＦＰＧＡ
装置及びＦＰＧＡライブラリを表した情報を含む情報を
記憶するための情報記憶手段であって、該ＦＰＧＡ装置
は、該パッケージ上の複数のピンと動作的に関連した入／出
力ポートと内部に含まれたプログラム可能な論理回路と
をそれぞれ有する複数のプログラム可能な入／出力イン
ターフェースブロック（ＩＯＢ）と、入／出力ポートと内部に含まれたプログラム可能な論理
回路とをそれぞれ有する複数のプログラム可能で形成可
能な論理ブロック（ＣＬＢ）と、該ＣＬＢの入／出力ポートと該ＩＯＢの入／出力ポート
とを選択的に相互接続して、該ＦＰＧＡ基板上に信号遅
延の決定可能な量で該ＦＰＧＡ装置における信号を経路
選択する第１の信号ネットワークを形成する複数のプロ
グラム可能な相互接続スイッチとからなり、該情報記憶手段が該ＭＰＬＣを実現する際に使用された
選択されたＭＰＬＣ装置及びＭＰＬＣライブラリを示す
情報をさらに記憶し、該ＭＰＬＣ装置は、少なくとも１
つの相互接続レベルと該ＭＰＬＣ基板上に複数のソフト
ＣＬＢと複数のソフトＩＯＢを形成するために該少なく
とも１つの相互接続レベルにおいて選択的に配列され得
る論理セルのアレイとを搭載したＭＰＬＣ基板を包含す
るパッケージを含み、該ＭＰＬＣ内に該第１の信号ネッ
トワークに物理的に対応した決定可能な信号の量で信号
を経路選択する第２の信号ネットワークを形成するため
に、各該ソフトＣＬＢ及び各該ソフトＩＯＢは該ＭＰＧ
Ａ基板に計算可能な形状のメタライズ層を設けることで
少なくとも１つの相互接続レベルにおいて相互接続可能
な入／出力ポートを有し、該情報記憶手段に動作的に関連し、該ＦＰＧＡ装置を使
用して該ＦＰＧＡ実行に対するＦＰＧＡネットリストを
表す第１のデータ構造を生成するプログラムされた情報
処理手段であって、該ＦＰＧＡネットリストは、該ＦＰ
ＧＡ実行に利用される各該ＣＬＢに対するＣＬＢ記述
と、該ＦＰＧＡ実行に利用される各該ＩＯＢに対するＩ
ＯＢ記述と、該ＦＰＧＡ装置内部に該第１の信号ネット
ワークを形成するために、該複数のプログラム可能な相
互接続スイッチにより有効にされる、該利用されたＣＬ
Ｂと該利用されたＩＯＢの入／出力ポートの間に確立さ
れるべき相互接続を特定するポート接続性仕様とを含む
階層的な情報を含んでおり、該プログラムされた情報処
理手段はさらに、該ＭＰＬＣ装置を使用する該ＭＰＬＣ
実行に対するＭＰＬＣネットリストを表す第２の情報構
造を生成し、該ＭＰＬＣネットリストは、該ＭＰＬＣ基板上に形成されるべき各該ソフトＣＬＢに
対するソフトＣＬＢ記述と、該ＭＰＬＣネットリスト内に特定される該ソフトＣＬＢ
の入／出力ポートの接続性を特定するソフトＣＬＢ接続
性記述と、該ＭＰＬＣ基板上に形成されるべき各該ソフトＩＯＢに
対するソフトＩＯＢ記述と、該ＭＰＬＣネットリスト内に特定される該ソフトＩＯＢ
の入／出力ポートの接続性を特定するソフトＩＯＢ接続
性記述とを含む階層的な情報を包含しており、そして、該プログラムされた情報処理手段は該変更されたＭＰＬ
Ｃネットリストと該ＭＰＬＣライブラリを使用する形状
データベースを更に生成し、該形状データベースが、各該ソフトＣＬＢと各該ソフトＩＯＢと該クロック信号
生成手段の物理的な配置を特定する形状情報と、該ソフトＣＬＢ接続性記述及び該ソフトＩＯＢ接続性記
述に従って該ＣＬＢと該ＩＯＢの入／出力ポートを相互
接続する該ＭＰＬＣ上の信号経路の物理的な経路選択を
特定する形状情報からなり、該ＦＰＧＡ実行の該第１の
信号ネットワークに存在する相対的な信号遅延が該ＭＰ
ＬＣ実行内の第２の信号ネットワーク内に実質的に保持
され、これにより該ＦＰＧＡとＭＰＬＣ実行の間の機能
的な等価が確立されることを特徴とするコンピュータ基
礎システム。
【請求項１５】請求項１４に記載の装置において、該
ＦＰＧＡ装置が更に、該ＣＬＢとＩＯＢにより使用されるためのクロック信号
を生成するクロック信号生成手段と、該クロック信号内において該ＣＬＢとＩＯＢに経路選択
する第１の複数の導電素子を有するクロック信号分配構
造と、該ＣＬＢ及び該ＩＯＢによって使用されるリセット信号
を生成するリセット信号生成手段とからなり、該コンピュータを基礎とするシステムが更に、該第２の
情報構造に情報を加えて、該ＭＰＬＣ基板上の該クロッ
ク信号生成手段の記述と該ＭＰＬＣ基板上の該クロック
信号分配構造の記述をさらに含む変更されたＭＰＬＣネ
ットリストを生成する手段を含み、該プログラムされた情報処理手段は、追加の形状情報を
生成し該追加形状情報を該形状データベースに追加する
ために該変更されたＭＰＬＣネットリストと該ＭＰＬＣ
ライブラリを使用し、該追加の形状情報はさらに、該Ｍ
ＰＬＣ基板上の該クロック信号生成手段の物理的配置を
特定し、さらに、該ＭＰＬＣ基板上の該クロック信号分
配構造の物理的な経路選択をも特定することを特徴とす
るシステム。
【請求項１６】請求項１５に記載のシステムにおい
て、該プログラムされた情報処理手段が、該変更された
ＭＰＬＣネットリストに、該ＦＰＧＡ実行を実現する際
に使用されない該ＦＰＧＡ装置内の各該ＣＬＢに対する
ソフトＣＬＢを追加する手段をさらに含むことを特徴と
するシステム。
【請求項１７】請求項１５に記載のシステムにおい
て、該形状データベースを使用して、光蝕刻処理用マス
クの組を生成する手段をさらに含むことを特徴とする請
求項システム。
【請求項１８】請求項１７に記載のシステムにおい
て、該生成された光蝕刻処理用マスクの組を使用して、
該ＭＰＧＡ基板上の該メタライズ層を形成する手段をさ
らに含むことを特徴とするシステム。
【請求項１９】請求項１５に記載のシステムにおい
て、該ＭＰＬＣ実行がマスクプログラム可能なゲートア
レイ（ＭＰＧＡ）実行であり、該ＭＰＬＣ装置がＭＰＧ
Ａ装置であり、そして該ＭＰＬＣライブラリがＭＰＧＡ
ライブラリであることを特徴とするシステム。
【請求項２０】請求項１５に記載のシステムにおい
て、該ＭＰＬＣ実行がマスクプログラム可能な標準セル
（ＭＰＳＣ）実行であり、該ＭＰＬＣ装置がＭＰＳＣ装
置であり、そして該ＭＰＬＣライブラリがＭＰＳＣライ
ブラリであることを特徴とするシステム。