JP2596596B2 - 論理回路素子配置方法 - Google Patents
論理回路素子配置方法Info
- Publication number
- JP2596596B2 JP2596596B2 JP63215854A JP21585488A JP2596596B2 JP 2596596 B2 JP2596596 B2 JP 2596596B2 JP 63215854 A JP63215854 A JP 63215854A JP 21585488 A JP21585488 A JP 21585488A JP 2596596 B2 JP2596596 B2 JP 2596596B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- logic circuit
- elements
- clock supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、大規模集積回路チップや回路パッ
ケージの回路基板上に論理回路素子を配置する方法に係
り、特に、高速論理回路における論理回路素子の配置を
行う場合に好適な論理回路素子配置方法に関するもので
ある。
ケージの回路基板上に論理回路素子を配置する方法に係
り、特に、高速論理回路における論理回路素子の配置を
行う場合に好適な論理回路素子配置方法に関するもので
ある。
従来、大規模集積回路（LSI）チップや回路パッケー
ジの回路基板上における論理回路素子配置方法に関する
技術として、例えば、特開昭59−154055号公報に記載さ
れた技術が知られている。この論理回路基板上の素子配
置方法においては、回路基板上に配置する論理回路素子
の信号線に重みを与え、全ての信号線について、その長
さと重みの積を求め、その積の総和が最小となるように
回路基板上の素子の配置を決めるようにしている。これ
によれば、信号線に付ける重みを信号伝播遅延時間を考
慮して設定することにより、高速論理回路のように信号
伝播遅延時間の制約が厳しいものにも対応できるように
している。
ジの回路基板上における論理回路素子配置方法に関する
技術として、例えば、特開昭59−154055号公報に記載さ
れた技術が知られている。この論理回路基板上の素子配
置方法においては、回路基板上に配置する論理回路素子
の信号線に重みを与え、全ての信号線について、その長
さと重みの積を求め、その積の総和が最小となるように
回路基板上の素子の配置を決めるようにしている。これ
によれば、信号線に付ける重みを信号伝播遅延時間を考
慮して設定することにより、高速論理回路のように信号
伝播遅延時間の制約が厳しいものにも対応できるように
している。
しかしながら、上述の論理回路基板上の素子配置方法
は、動作の同期をとるためのクロックパルスをフリップ
フロップに供給するためのクロック供給系回路のよう
に、クロックの時間偏差条件を満足すれば、結果的にど
こに配置されてもかまわないようなものについても、配
置の良さを評価するための変数として扱っている。この
ため、クロック供給系回路内の素子の影響を受けて、一
般の論理回路の信号伝播遅延時間が相対的に長くなり、
高速論理回路の所定の性能を出すために、後になって人
手による論理回路素子の配置変更等が余儀なくされると
いう問題があった。
は、動作の同期をとるためのクロックパルスをフリップ
フロップに供給するためのクロック供給系回路のよう
に、クロックの時間偏差条件を満足すれば、結果的にど
こに配置されてもかまわないようなものについても、配
置の良さを評価するための変数として扱っている。この
ため、クロック供給系回路内の素子の影響を受けて、一
般の論理回路の信号伝播遅延時間が相対的に長くなり、
高速論理回路の所定の性能を出すために、後になって人
手による論理回路素子の配置変更等が余儀なくされると
いう問題があった。
本発明は、上記問題点を解決するためになされたもの
である。
である。
本発明の目的は、LSIチップや回路パッケージの回路
基板上に論理回路素子を配置する際に、論理回路素子間
の信号伝播遅延時間を最適化できる論理回路素子配置方
法を提供することにある。
基板上に論理回路素子を配置する際に、論理回路素子間
の信号伝播遅延時間を最適化できる論理回路素子配置方
法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面によって明らかになるで
あろう。
本明細書の記述および添付図面によって明らかになるで
あろう。
上記目的を達成するため、本発明においては、論理回
路素子の間の接続関係を規定し、大規模集積回路チップ
または回路パッケージの回路基板の設計を行う設計支援
計算機システムにおいて、大規模集積回路チップまたは
回路パッケージの回路基板上に配置する論理回路素子
を、クロック供給系回路の接続関係を除き、論理回路素
子の間の接続関係に従って、論理回路素子を回路基板上
に配置し、その後、クロック供給系回路の素子をクロッ
クの時間偏差条件を満足する範囲内で追加配置すること
を特徴とする。
路素子の間の接続関係を規定し、大規模集積回路チップ
または回路パッケージの回路基板の設計を行う設計支援
計算機システムにおいて、大規模集積回路チップまたは
回路パッケージの回路基板上に配置する論理回路素子
を、クロック供給系回路の接続関係を除き、論理回路素
子の間の接続関係に従って、論理回路素子を回路基板上
に配置し、その後、クロック供給系回路の素子をクロッ
クの時間偏差条件を満足する範囲内で追加配置すること
を特徴とする。
また、大規模集積回路チップまたは回路パッケージの
回路基板上に配置する論理回路素子を、クロック供給系
回路の素子が存在しない論理回路についてはそのまま、
クロック供給系回路の素子が存在する論理回路について
はクロック供給系回路の接続関係を除き、各論理回路素
子の間の接続関係に従って、論理回路素子を回路基板上
に配置し、次に、それぞれのクロック相のフリップフロ
ップについて、クロックを供給するクロック供給回路を
生成し、同一のクロック相をもつフリップフロップ間の
クロックの時間偏差条件を満足する範囲内でクロック供
給系回路の素子を追加配置することを特徴とする。
回路基板上に配置する論理回路素子を、クロック供給系
回路の素子が存在しない論理回路についてはそのまま、
クロック供給系回路の素子が存在する論理回路について
はクロック供給系回路の接続関係を除き、各論理回路素
子の間の接続関係に従って、論理回路素子を回路基板上
に配置し、次に、それぞれのクロック相のフリップフロ
ップについて、クロックを供給するクロック供給回路を
生成し、同一のクロック相をもつフリップフロップ間の
クロックの時間偏差条件を満足する範囲内でクロック供
給系回路の素子を追加配置することを特徴とする。
前記手段によれば、大規模集積回路チップまたは回路
パッケージの回路基板上の論理回路素子の配置を行う場
合に、クロック供給系回路の接続関係を除き、論理回路
素子の間の接続関係に従って、論理回路素子を回路基板
上に配置し、その後、クロック供給系回路の素子をクロ
ックの時間偏差条件を満足する範囲内で追加配置する。
すなわち、クロック供給系回路の素子の回路部を配置対
象から除外して、論理回路の素子を配置する。この配置
結果は、クロック供給系回路の素子の影響を受けないた
め、配線長を低減でき、全体として信号パスのディレイ
を短縮することができる。次に、クロック供給系回路の
素子をクロックの時間偏差条件を満足する範囲内で追加
配置する。
パッケージの回路基板上の論理回路素子の配置を行う場
合に、クロック供給系回路の接続関係を除き、論理回路
素子の間の接続関係に従って、論理回路素子を回路基板
上に配置し、その後、クロック供給系回路の素子をクロ
ックの時間偏差条件を満足する範囲内で追加配置する。
すなわち、クロック供給系回路の素子の回路部を配置対
象から除外して、論理回路の素子を配置する。この配置
結果は、クロック供給系回路の素子の影響を受けないた
め、配線長を低減でき、全体として信号パスのディレイ
を短縮することができる。次に、クロック供給系回路の
素子をクロックの時間偏差条件を満足する範囲内で追加
配置する。
また、クロック供給系回路の素子については、論理回
路の素子を配置した後、同一のクロック相をもつ複数相
のフリップフロップ群に分割し、各クロック相につい
て、既に素子配置した後のフリップフロップの配置結
果、および、クロック供給系回路で使用する素子の許容
負数等を考慮し、与えられたクロック供給系回路の素子
を追加配置することにより、信号伝播時間を最適化した
論理回路素子の配置を行う。
路の素子を配置した後、同一のクロック相をもつ複数相
のフリップフロップ群に分割し、各クロック相につい
て、既に素子配置した後のフリップフロップの配置結
果、および、クロック供給系回路で使用する素子の許容
負数等を考慮し、与えられたクロック供給系回路の素子
を追加配置することにより、信号伝播時間を最適化した
論理回路素子の配置を行う。
これにより、論理回路内の素子間の信号伝播遅延時間
を最適化した論理回路を設計することができ、高速論理
回路のように、信号伝播遅延時間の制約が厳しいものに
も対応できる。
を最適化した論理回路を設計することができ、高速論理
回路のように、信号伝播遅延時間の制約が厳しいものに
も対応できる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
本発明の一実施例にかかる論理回路素子配置方法をLS
Iにおける論理回路素子を配置する場合を例にして説明
する。
Iにおける論理回路素子を配置する場合を例にして説明
する。
第１図は、論理回路におけるクロック供給系回路の配
置モデルの例を示す図である。第１図において、11はク
ロック信号が供給される入力ピン、12は第１クロックア
ンプ、13は第２クロックアンプ、14は第３クロックアン
プである。また、15,16はフリップフロップ、17,18はフ
リップフロップ15,16に供給されるべき、クロック位相
名を示している。この例の場合、フリップフロップ15お
よびフリップフロップ16には、クロック位相名T0という
同一のクロック相が供給されなければならないことを示
している。また、12a,13a,14aは、それぞれに第１クロ
ックアンプ12,第２クロックアンプ13,第３クロックアン
プ14のそれぞれの許容負荷数（ドライブ可能な最大負荷
数：ファンアウト数）を示している。ここでの第１クロ
ックアンプ12,第２クロックアンプ13,第３クロックアン
プ14までの各クロックアンプは、同じ相のクロック相を
もつフリップフロップ、例えば、フリップフロップ15お
よびフリップフロップ16に対するクロックの時間偏差条
件を満足すれば、結果的にどのように配置されてもかま
わないものである。
置モデルの例を示す図である。第１図において、11はク
ロック信号が供給される入力ピン、12は第１クロックア
ンプ、13は第２クロックアンプ、14は第３クロックアン
プである。また、15,16はフリップフロップ、17,18はフ
リップフロップ15,16に供給されるべき、クロック位相
名を示している。この例の場合、フリップフロップ15お
よびフリップフロップ16には、クロック位相名T0という
同一のクロック相が供給されなければならないことを示
している。また、12a,13a,14aは、それぞれに第１クロ
ックアンプ12,第２クロックアンプ13,第３クロックアン
プ14のそれぞれの許容負荷数（ドライブ可能な最大負荷
数：ファンアウト数）を示している。ここでの第１クロ
ックアンプ12,第２クロックアンプ13,第３クロックアン
プ14までの各クロックアンプは、同じ相のクロック相を
もつフリップフロップ、例えば、フリップフロップ15お
よびフリップフロップ16に対するクロックの時間偏差条
件を満足すれば、結果的にどのように配置されてもかま
わないものである。
第２図は、本発明にかかる論理回路素子配置方法の処
理の流れを示すフローチャートである。第２図を参照し
て、論理回路素子配置を行う処理を説明する。
理の流れを示すフローチャートである。第２図を参照し
て、論理回路素子配置を行う処理を説明する。
大規模集積回路チップまたは回路パッケージの回路基
板の設計を行う設計支援計算機システムは、論理回路素
子の間の接続関係を規定したデータから、第２図のフロ
ーチャートの処理の流れに従って、論理回路素子を配置
する処理を行う。
板の設計を行う設計支援計算機システムは、論理回路素
子の間の接続関係を規定したデータから、第２図のフロ
ーチャートの処理の流れに従って、論理回路素子を配置
する処理を行う。
ここでは、クロック供給系回路の素子の影響を受けな
いようにするため、まず、ステップ51においては、クロ
ック供給系回路の素子が存在しない論理回路については
そのまま、クロック供給系回路の素子が存在する論理回
路についてはクロック供給系回路の接続関係の除き、各
論理回路素子の間の接続関係に従って、論理回路素子を
回路基板上に配置し、クロック供給系回路の存在しない
形態で、論理回路素子を配置する処理を行う。すなわ
ち、クロックアンプが存在しない論理回路素子につい
て、当該LSIが使用される外部環境を考慮して、予め人
手により又は自動的に配置した配置済の外部ピン（LSI
の入力ピンあるいは出力ピン）と論理回路の間の接続関
係に従い、配置する処理を行う。例えば、クラスタ成長
法のアルゴリズムを使用した配置法により論理回路素子
をLSIチップ上に配置する。次に、ステップ52に進み、
クロック供給系回路を生成する。そして、次のステップ
53において、全てのクロック相の供給系回路について配
置が終了したか否かを判定し、配置が終了していなけれ
ば、ステップ54において、当該クロック相のクロック供
給系回路の素子を配置する処理を行い、再び、ステップ
53に戻り、全てのクロック相の供給系回路について配置
が終了したか否かを判定し、配置が終了していれば、処
理を終了する。
いようにするため、まず、ステップ51においては、クロ
ック供給系回路の素子が存在しない論理回路については
そのまま、クロック供給系回路の素子が存在する論理回
路についてはクロック供給系回路の接続関係の除き、各
論理回路素子の間の接続関係に従って、論理回路素子を
回路基板上に配置し、クロック供給系回路の存在しない
形態で、論理回路素子を配置する処理を行う。すなわ
ち、クロックアンプが存在しない論理回路素子につい
て、当該LSIが使用される外部環境を考慮して、予め人
手により又は自動的に配置した配置済の外部ピン（LSI
の入力ピンあるいは出力ピン）と論理回路の間の接続関
係に従い、配置する処理を行う。例えば、クラスタ成長
法のアルゴリズムを使用した配置法により論理回路素子
をLSIチップ上に配置する。次に、ステップ52に進み、
クロック供給系回路を生成する。そして、次のステップ
53において、全てのクロック相の供給系回路について配
置が終了したか否かを判定し、配置が終了していなけれ
ば、ステップ54において、当該クロック相のクロック供
給系回路の素子を配置する処理を行い、再び、ステップ
53に戻り、全てのクロック相の供給系回路について配置
が終了したか否かを判定し、配置が終了していれば、処
理を終了する。
次に、回路基板上での論理回路素子の配置が終了した
後の処理であるステップ52〜54で行う処理を具体的に説
明する。この処理は、フリップフロップの配置位置を考
慮して、クロック供給系回路を配置する処理である。こ
の処理における配置方法を、クロック供給系回路が予じ
めマスタスライスの下地として形成されているモデルを
例にして説明する。
後の処理であるステップ52〜54で行う処理を具体的に説
明する。この処理は、フリップフロップの配置位置を考
慮して、クロック供給系回路を配置する処理である。こ
の処理における配置方法を、クロック供給系回路が予じ
めマスタスライスの下地として形成されているモデルを
例にして説明する。
第３図は、論理回路におけるクロック供給系回路がマ
スタスライスの下地として形成されているLSIレイアウ
トのモデル例を示す図である。第３図において、21はク
ロック信号が供給される入力ピン、22,23,24はLSIチッ
プ上にレイアウトされ位置決めされた領域で、それぞれ
第１クロックアンプ，第２クロックアンプ，第３クロッ
クアンプを形成できる領域である。
スタスライスの下地として形成されているLSIレイアウ
トのモデル例を示す図である。第３図において、21はク
ロック信号が供給される入力ピン、22,23,24はLSIチッ
プ上にレイアウトされ位置決めされた領域で、それぞれ
第１クロックアンプ，第２クロックアンプ，第３クロッ
クアンプを形成できる領域である。
クロック供給パス間の配線長偏差を小さくするため、
予めLSIチップを分割し、接続すべきフリップフロップ
をある特定の範囲内に限定する。例えば、第３に示すよ
うに、LSIチップの全体を４つの領域に分割し、その中
央を第１クロックアンプの形成領域22とし、第１クロッ
クアンプを形成しておく。また、分割された各領域毎に
それぞれ第２クロックアンプの形成領域23および第３ク
ロックアンプの形成領域24を予め形成しておく。この場
合、第２クロックアンプおよび第３クロックアンプの許
容負荷数とその領域内で配置できるフリップフロップの
最大値を考慮して、配置できる全てのフリップフロップ
にクロック信号を供給できる駆動能力を備えるアンプ数
の第２クロックアンプおよび第３クロックアンプをそれ
ぞれの形成領域23,24に形成しておく。
予めLSIチップを分割し、接続すべきフリップフロップ
をある特定の範囲内に限定する。例えば、第３に示すよ
うに、LSIチップの全体を４つの領域に分割し、その中
央を第１クロックアンプの形成領域22とし、第１クロッ
クアンプを形成しておく。また、分割された各領域毎に
それぞれ第２クロックアンプの形成領域23および第３ク
ロックアンプの形成領域24を予め形成しておく。この場
合、第２クロックアンプおよび第３クロックアンプの許
容負荷数とその領域内で配置できるフリップフロップの
最大値を考慮して、配置できる全てのフリップフロップ
にクロック信号を供給できる駆動能力を備えるアンプ数
の第２クロックアンプおよび第３クロックアンプをそれ
ぞれの形成領域23,24に形成しておく。
このような、下地モデルに関する情報、即ち各クロッ
クアンプについての配置可能位置（それぞれのアンプが
形成されている位置）および許容負荷数、さらにクロッ
ク供給パスモデル等のクロック情報を予めマスタスライ
スモデル単位にライブラリ化しておき、このライブラリ
の情報を元にクロック供給系回路を生成し、クロック供
給系回路の素子を配置する。この場合の処理例を次に説
明する。
クアンプについての配置可能位置（それぞれのアンプが
形成されている位置）および許容負荷数、さらにクロッ
ク供給パスモデル等のクロック情報を予めマスタスライ
スモデル単位にライブラリ化しておき、このライブラリ
の情報を元にクロック供給系回路を生成し、クロック供
給系回路の素子を配置する。この場合の処理例を次に説
明する。
第４図は、論理回路におけるクロック供給系回路を生
成し配置する処理例を説明する説明図である。第４図に
おいては、分割された１つの領域のみを要部として示し
ている。第４図において、31〜34は既に配置済のフリッ
プフロップを表わしており、35,36はそれぞれ当該領域
内のフリップフロップにクロックを供給するための第２
クロックアンプ，第３クロックアンプが形成されている
領域を示している。また、37はフリップフロップをグル
ープ化するための基準線を示している。ここで行うクロ
ック供給系回路を生成し配置する処理は、次の３段階の
処理手順により行われる。すなわち、 第２クロックアンプおよび第３クロックアンプの必要
個数の計算処理、 各フリップフロップのグループ化処理、 論理接続情報の生成処理、 の各処理を行うことにより、あるクロック相に関するク
ロック供給系回路が生成され、素子を配置する処理が行
われることになる。このような処理をLSIに供給すべき
全クロックに適用することによって素子の配置処理が完
了する。
成し配置する処理例を説明する説明図である。第４図に
おいては、分割された１つの領域のみを要部として示し
ている。第４図において、31〜34は既に配置済のフリッ
プフロップを表わしており、35,36はそれぞれ当該領域
内のフリップフロップにクロックを供給するための第２
クロックアンプ，第３クロックアンプが形成されている
領域を示している。また、37はフリップフロップをグル
ープ化するための基準線を示している。ここで行うクロ
ック供給系回路を生成し配置する処理は、次の３段階の
処理手順により行われる。すなわち、 第２クロックアンプおよび第３クロックアンプの必要
個数の計算処理、 各フリップフロップのグループ化処理、 論理接続情報の生成処理、 の各処理を行うことにより、あるクロック相に関するク
ロック供給系回路が生成され、素子を配置する処理が行
われることになる。このような処理をLSIに供給すべき
全クロックに適用することによって素子の配置処理が完
了する。
次にこれらの各処理について個別に説明する。
〔第２クロックアンプおよび第３クロックアンプの必
要個数の計算処理〕 はじめに、クロック位相名17に示す位相をキーとして
当該領域中のフリップフロップの中で、同一位相のクロ
ック相が供給されなければならないフリップフロップを
カウントし、ライブラリ中の第２クロックアンプおよび
第３クロックアンプの許容負荷数より、必要なクロック
アンプの数を計算する。例えば、第４図の例では、第２
クロックアンプが１個、第３クロックアンプが２個必要
となると計算される場合の例を示している。
要個数の計算処理〕 はじめに、クロック位相名17に示す位相をキーとして
当該領域中のフリップフロップの中で、同一位相のクロ
ック相が供給されなければならないフリップフロップを
カウントし、ライブラリ中の第２クロックアンプおよび
第３クロックアンプの許容負荷数より、必要なクロック
アンプの数を計算する。例えば、第４図の例では、第２
クロックアンプが１個、第３クロックアンプが２個必要
となると計算される場合の例を示している。
〔各フリップフロップのグループ化処理〕 次に、同一位相のクロック相が供給されるフリップフ
ロップを、例えば、既に配置済みの全てのフリップフロ
ップの配置位置について、各フリップフロップの基準線
37に対する回転角θを求め、回転角θが近いもの同志の
フリップフロップをグルーピングし、グルーピングした
フリップフロップ数の最大値が第３クロックアンプの許
容負荷数よりも低くなるようにグルーピングする。第４
図の例では、フリップフロップ31,32,33のグループとフ
リップフロップ34のグループとに２分割されてグルーピ
ングされている場合の例を示している。
ロップを、例えば、既に配置済みの全てのフリップフロ
ップの配置位置について、各フリップフロップの基準線
37に対する回転角θを求め、回転角θが近いもの同志の
フリップフロップをグルーピングし、グルーピングした
フリップフロップ数の最大値が第３クロックアンプの許
容負荷数よりも低くなるようにグルーピングする。第４
図の例では、フリップフロップ31,32,33のグループとフ
リップフロップ34のグループとに２分割されてグルーピ
ングされている場合の例を示している。
〔論理接続情報の生成処理〕 前の段階の〔各フリップフロップのグループ化処
理〕で求めたすべてのグループについて、ライブラリに
登録されているクロック供給パスモデルに従って、それ
ぞれのグループに属する全てのフリップフロップを同一
ネットとして論理接続情報を生成する。これと同時に、
ライブラリに登録されているクロックアンプの配置可能
位置に従ってクロックアンプを順次選択し、クロックス
キューの条件を満たす範囲内で生成したクロック供給パ
ス内のクロックアンプの配置位置とする。このような処
理の結果、クロック供給系回路の素子の配置が完了す
る。
理〕で求めたすべてのグループについて、ライブラリに
登録されているクロック供給パスモデルに従って、それ
ぞれのグループに属する全てのフリップフロップを同一
ネットとして論理接続情報を生成する。これと同時に、
ライブラリに登録されているクロックアンプの配置可能
位置に従ってクロックアンプを順次選択し、クロックス
キューの条件を満たす範囲内で生成したクロック供給パ
ス内のクロックアンプの配置位置とする。このような処
理の結果、クロック供給系回路の素子の配置が完了す
る。
第５図は、分割した特定の領域について、クロック供
給系回路を生成した結果の例を示す図である。第５図に
おいて、41はクロック信号の入力ピンを示し、42,43,44
はそれぞれ第１クロックアンプ，第２クロックアンプ，
第３クロックアンプを示す。また、45〜48はフリップフ
ロップを表わす。
給系回路を生成した結果の例を示す図である。第５図に
おいて、41はクロック信号の入力ピンを示し、42,43,44
はそれぞれ第１クロックアンプ，第２クロックアンプ，
第３クロックアンプを示す。また、45〜48はフリップフ
ロップを表わす。
このように、上述の〜の処理を分割したすべての
領域に対して行うことによって、各々のクロック位相に
関するクロック供給系回路を生成し配置できることにな
る。このような回路素子の配置処理をLSIに供給すべき
全クロックに適用することによってクロック供給系回路
の素子の配置が完了する。
領域に対して行うことによって、各々のクロック位相に
関するクロック供給系回路を生成し配置できることにな
る。このような回路素子の配置処理をLSIに供給すべき
全クロックに適用することによってクロック供給系回路
の素子の配置が完了する。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
以上、説明したように、本発明によれば、論理回路内
の素子間の信号伝播遅延時間を最適にして論理回路素子
の配置を行うことができ、高速論理回路のように、信号
伝播遅延時間の制約が厳しいものにも対応できる効果が
ある。
の素子間の信号伝播遅延時間を最適にして論理回路素子
の配置を行うことができ、高速論理回路のように、信号
伝播遅延時間の制約が厳しいものにも対応できる効果が
ある。
第１図は、論理回路におけるクロック供給系回路の配置
モデルの例を示す回路図、 第２図は、本発明にかかる論理回路素子配置方法の処理
の流れを示すフローチャート、 第３図は、論理回路におけるクロック供給系回路がマス
タスライスの下地として形成されているLSIレイアウト
のモデル例を示す図、 第４図は、論理回路におけるクロック供給系回路を生成
し配置する処理例を説明する説明図、 第５図は、分割した特定の領域についてのクロック供給
系回路を生成した結果の例を示す図である。 図中、11,21,41……入力ピン、12,42……第１クロック
アンプ、13,43……第２クロックアンプ、14,44……第３
クロックアンプ、15,16,31〜34,45〜48……フリップフ
ロップ、17,18……クロック位相名、22……第１クロッ
クアンプの形成領域、23,35……第２クロックアンプの
形成領域、24,36……第３クロックアンプの形成領域、1
2a,13a,14a……許容負荷数。
モデルの例を示す回路図、 第２図は、本発明にかかる論理回路素子配置方法の処理
の流れを示すフローチャート、 第３図は、論理回路におけるクロック供給系回路がマス
タスライスの下地として形成されているLSIレイアウト
のモデル例を示す図、 第４図は、論理回路におけるクロック供給系回路を生成
し配置する処理例を説明する説明図、 第５図は、分割した特定の領域についてのクロック供給
系回路を生成した結果の例を示す図である。 図中、11,21,41……入力ピン、12,42……第１クロック
アンプ、13,43……第２クロックアンプ、14,44……第３
クロックアンプ、15,16,31〜34,45〜48……フリップフ
ロップ、17,18……クロック位相名、22……第１クロッ
クアンプの形成領域、23,35……第２クロックアンプの
形成領域、24,36……第３クロックアンプの形成領域、1
2a,13a,14a……許容負荷数。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長尾 葉介 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 石井 建基 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 遠藤 潔 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株 式会社内
Claims (2)
- 【請求項１】論理回路素子の間の接続関係を規定し、大
規模集積回路チップまたは回路パッケージの回路基板の
設計を行う設計支援計算機システムにおいて、大規模集
積回路チップまたは回路パッケージの回路基板上に配置
する論理回路素子を、クロック供給系回路の接続関係を
除き、論理回路素子の間の接続関係に従って、各論理回
路素子を回路基板上に配置し、その後、クロック供給系
回路の素子をクロックの時間偏差条件を満足する範囲内
で追加配置することを特徴とする論理回路素子配置方
法。 - 【請求項２】論理回路素子の間の接続関係を規定し、大
規模集積回路チップまたは回路パッケージの回路基板の
設計を行う設計支援計算機システムにおいて、大規模集
積回路チップまたは回路パッケージの回路基板上に配置
する論理回路素子を、クロック供給系回路の素子が存在
しない論理回路についてはそのまま、クロック供給系回
路の素子が存在する論理回路についてはクロック供給系
回路の接続関係を除き、各論理回路素子の間の接続関係
に従って、論理回路素子を回路基板上に配置し、次に、
それぞれのクロック相のフリップフロップについて、ク
ロックを供給するクロック供給回路を生成し、同一のク
ロック相をもつフリップフロップ間のクロックの時間偏
差条件を満足する範囲内でクロック供給系回路の素子を
追加配置することを特徴とする論理回路素子配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215854A JP2596596B2 (ja) | 1988-08-29 | 1988-08-29 | 論理回路素子配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215854A JP2596596B2 (ja) | 1988-08-29 | 1988-08-29 | 論理回路素子配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262675A JPH0262675A (ja) | 1990-03-02 |
| JP2596596B2 true JP2596596B2 (ja) | 1997-04-02 |
Family
ID=16679375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63215854A Expired - Fee Related JP2596596B2 (ja) | 1988-08-29 | 1988-08-29 | 論理回路素子配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596596B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540762B2 (ja) * | 1993-11-10 | 1996-10-09 | 日本電気株式会社 | クロック信号供給方法 |
| JP5193406B2 (ja) | 2001-06-13 | 2013-05-08 | 富士通セミコンダクター株式会社 | クロック分配回路の設計方法，設計装置および設計プログラム並びに同プログラムを記録したコンピュータ読取可能な記録媒体 |
| JP4540540B2 (ja) * | 2005-05-02 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 遅延計算装置 |
-
1988
- 1988-08-29 JP JP63215854A patent/JP2596596B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0262675A (ja) | 1990-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6305001B1 (en) | Clock distribution network planning and method therefor | |
| US6440780B1 (en) | Method of layout for LSI | |
| JP2614986B2 (ja) | フィールドプログラム可能なゲートアレイ・インプリメンテーションをマスクプログラム可能な論理セル・インプリメンテーションに変換するための方法と装置 | |
| US6370677B1 (en) | Method and system for maintaining hierarchy throughout the integrated circuit design process | |
| US6219627B1 (en) | Architecture of a chip having multiple processors and multiple memories | |
| JPH08339236A (ja) | クロック信号分配回路 | |
| JP2001357090A (ja) | 論理合成方法及び論理合成装置 | |
| JP3182036B2 (ja) | 論理合成方法及び論理合成装置 | |
| US5963730A (en) | Method for automating top-down design processing for the design of LSI functions and LSI mask layouts | |
| JP2596596B2 (ja) | 論理回路素子配置方法 | |
| JPH0689938A (ja) | クロック供給回路及びクロックスキュー調整方法 | |
| Ryan et al. | An isma lee router accelerator | |
| JPS6369262A (ja) | 半導体集積回路 | |
| JP2952085B2 (ja) | クロック信号分配配線用のクラスタ生成方法 | |
| JP2003173361A (ja) | 半導体集積回路のレイアウト設計方法及び装置 | |
| JP2685546B2 (ja) | クロック分配回路の製造方法 | |
| JP3498674B2 (ja) | 半導体集積回路装置及びクロック配線方法並びに記録媒体 | |
| Carrig et al. | A clock methodology for high-performance microprocessors | |
| JP3116915B2 (ja) | クロックネットのレイアウト設計変更方式 | |
| JP2000035832A (ja) | 半導体集積回路及びそのクロック分配方法 | |
| JP3614306B2 (ja) | Ｌｓｉレイアウト方法及びｌｓｉレイアウト用プログラムを格納した記録媒体 | |
| JP2000029562A (ja) | 半導体集積回路及びクロック供給回路の設計方法 | |
| Aghdasi et al. | Self-clocked asynchronous state machine design with PAL221P6 | |
| JPH1167921A (ja) | 半導体集積回路のレイアウト方法 | |
| JPH03175720A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |