JP2586729B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に読出専用メモリ
に適する半導体記憶装置に関する。

〔従来の技術〕

従来のこの種の半導体記憶装置の一つである読出専用
メモリ（ROM）の一例を第４図に示す。

第４図において、従来の半導体記憶装置は、アドレス
バッファ回路１と、Ｘデコーダ回路２と、Ｙデコーダ回
路３と、メモリセルアレイ部４と、デジット線を選択す
るＹセレクタ５と、センスアンプ６と、出力バッファ回
路７とから構成されていた。

メモリセルアレイ部４は、複数個のメモリセルがマト
リクス状に配置されて構成されるが、ここでは、説明の
便宜上、選択されたメモリセルM1の１つのみを示す。

ここで、選択メモリセルM1のゲートには読出電圧V_Gが
印加され、また、ドレインはデジット線Y1に接続されて
いる。このデジット線は、センスアンプ６の入力に接続
されている。

記憶操作時に、メモリセルM1は、しきい値電圧V_Tをロ
ーレベル“L"であるV_TL、または、ハイレベル“H"であ
るV_THのいずれかに選択的に設定することにより、“1"
または“0"の情報の記憶が可能である。

ここで、メモリセルM1のしきい値電圧V_TL,V_TH、およ
び、読出時のゲート電圧V_Gを次のように設定する。

すなわち、V_TL＜V_G＜V_THである。

もし、読出時に選択メモリセルM1のしきい値電圧がV
_TLであれば、V_TL＜V_Gより、メモリセルM1は導通し、デ
ジット線Y1に電流が流れることにより、デジット線Y1の
電圧が降下する。したがって、出力はローレベル“L"と
なる。

上述のように、導通状態となるメモリセルをオンビッ
トという。

一方、読出時に選択メモリセルM1のしきい値電圧がV
_THであれば、V_TH＞V_Gより、メモリセルM1は非導通であ
り、デジット線Y1には電流が流れず、デジット線Y1の電
圧が上昇する。したがって、出力はハイレベル“H"とな
る。

上述のように、非導通状態となるメモリセルをオフビ
ットという。

なお、オンビット選択時と、オフビット選択時に生じ
るデジット線の電圧差は微少であるので、この電圧差を
センスアンプ回路部６により所要のレベルの出力O1を得
るよう増幅することは周知の通りである。

以上のように、記憶時にメモリセルの高低２値のしき
い値電圧に対し、のいずれか１値を選択的に設定するこ
とにより、“L"または、“H"からなる１ビットのデータ
を記憶、読出ができる。

最近、半導体技術の進歩により、一つのトランジスタ
に多数、たとえば、４つのしきい値電圧を任意に設定す
ることができるようになってきている。

このような素子があれば、一つのメモリセルで、たと
えば、しきい値を４つの値で設定した２ビットセルが考
えられる。

そうすると、単純に考えても、メモリの実装密度を２
倍にできることになり、大容量化、高集積度化された半
導体記憶装置を容易に提供できることになる。

しかし、このような２ビットセルができたとしても具
体的な読出回路がないので、このような半導体記憶装置
は実用化はされていなかった。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置は、２ビット以上の複
ビットセルに対する具体的な読出回路がまだないため、
このような、たとえば、２ビットセルを用いた大容量の
高集積度メモリは、未だ、アイディア段階に止まってお
り製品化はされていないという欠点があった。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、一つのメモリセルで少な
くとも４値のしきい値電圧の各電位のレベルに対応する
２ビット以上のデータを記憶する複ビットセルからなる
半導体記憶装置において、 前記しきい値電圧の中間の電圧である基準読出電圧を
出力する基準読出電圧出力回路と、 前記基準読出電圧により前記メモリセルから読出した
読出出力の電圧と前記基準読出電圧とを比較し、前記し
きい値電圧が前記基準読出電圧に対し高しきい値電圧ま
たはか低しきい値電圧のいずれであるかを判定するしき
い値電圧判定回路と、 前記高低両しきい値電圧に対応する高低それぞれの読
出電圧を出力する高および低読出電圧出力回路とを有す
るものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示すブロック図で
ある。

第１図において、本発明の半導体記憶装置は、アドレ
スバッファ回路１と、Ｘデコーダ回路２と、Ｙデコーダ
回路３と、メモリセルアレイ部４と、デジット線を選択
するＹセレクタ５と、センスアンプ６と、二つの出力バ
ッファ回路7,10と、ワード制御部８と、データラッチ回
路９とから構成されている。

データラッチ回路９は、データラッチ信号DLの制御に
より次のアドレス切換までデータを保持する機能を持
つ。

ワード制御部８は、ワード制御信号SWの制御により、
データラッチ９からの出力信号S1を受けて、メモリセル
に印加する読出電圧を低レベル読出電圧V_GLまたは高レ
ベル読出電圧V_GHのいずれかに選択制御する回路であ
る。

以上以外の構成要素については、以下に説明するメモ
リセルアレイ部を除き前述の従来の技術で説明したもの
と共通である。

メモリセルアレイ部４は、複数個のメモリセルがマト
リクス状に配置されて構成されるが、ここでは、説明の
便宜上、選択されたメモリセルM1の１つのみを示す。

また、メモリセルM1は、１つにつき、２ビットのデー
タ、“LL",“LH",“HL",“HH"のうちの一つを記憶す
る、いわゆる、２ビットセルである。

この種の２ビットセルは、トランジスタのしきい値電
圧を４つ設定することにより実現できる。

たとえば、読出専用メモリ（ROM）を例にとると、一
般的なマスクROM用のメモリセルでは、周知のイオン注
入方式で、所望の４つのしきい値を、２枚のマスクと、
２種の不純物の混入により以下のようにして設定でき
る。

メモリセルは、Ｐ形基板にＮ形拡散層を形成した構成
とする。

まず、第１の工程は、第１のマスクを用いて、燐等の
５族の元素を混入する。

次に、第２のマスク用いて、硼素等の３族の元素を混
入する。

不純物の混入の有無により、それぞれの工程において
しきい値の２値の設定が可能であり、これに２工程行う
ことにより、しきい値の４値の設定ができる。

こうして設定した４値のしきい値、V_TLL,V_TLH,V_THL,V
_THHの一例は、次のようになる。

すなわち、V_TLL＝−3V＜V_TLH＝1V＜V_THL＝3V＜V_THH＝
7Vである。

次に、読出電圧V_Gについては、接地電位GNDと電源電
圧VCの範囲で当然任意に設定できる。

本実施例では、次の３つの読出電圧、すなわち、基準
読出電圧V_GM,低レベル読出電圧V_GL,高レベル読出電圧V
_GHをそれぞれ設定する。

これらのしきい値電圧および読出電圧との関係は以下
のようになる。すなわち、V_TLL＜V_GL＜V_TLH＜V_GM＜V_THL
＜V_GH＜V_THHである。

第２図に、以上の４値のしきい値電圧を持つ、２ビッ
トメモリセルのデータを上記３つの読出電圧で読出す場
合の真理値表を示す。

次に、本実施例の動作について説明する。

第３図は、第１図で示す本実施例の回路のタイムチャ
ートである。

まず、選択メモリセルM1のしきい値がV_TLLまたはV_TLH
の場合は、基準読出電圧V_GMに対し、V_TLL,V_TL＜V_GMであ
る。したがって、メモリセルM1はオンビットとなり、出
力信号S1が低レベル“L"となり出力バッファ回路７は
“出力O1としてL"を出力する。

ここでデータラッチ回路９は、データラッチ信号DLの
制御により次のアドレス切換までこのデータ“L"を保持
し、出力信号S1を出力し続ける。

続いて、出力信号S1のレベルから選択メモリセルM1の
出力が“L"であることが判別された後、このレベル情報
を受けワード制御信号SWによりワード制御部８は、低レ
ベル読出電圧V_GLをメモリセルM1のゲートに印加する。

この結果、V_TLL＜V_GL＜V_TLHとなるから、メモリセルM
1のしきい値電圧が、V_TLLの場合、メモリセルM1は、オ
ンビットとなり、出力信号S2が“L"となり、出力バッフ
ァ回路10は出力O2として“L"を出力する。

また、メモリセルM1のしきい値電圧がV_TLHの場合、メ
モリセルM1は、オフビットとなり、出力信号S2が“H"と
なり、出力バッファ回路10は“H"を出力する。

次に、選択メモリセルM1のしきい値電圧がV_THL,V_THH
の場合は、基準読出電圧V_GMに対し、V_GM＜V_THL,V_THHで
ある。したがって、メモリセルM1はオフビットとなり、
出力信号S1は高レベル“H"となり、出力バッファ回路７
は出力O1として高レベル“H"を出力する。

前述の場合と同様に、ここでデータラッチ回路９は、
次のアドレス切換までこのデータ“H"を保持する。

続いて、出力信号S1のレベルから選択メモリセルM1の
出力が“H"であることが判別された後、このレベル情報
によりワード制御部８は、高レベル読出電圧V_GHをメモ
リセルM1のゲートに印加する。

この結果、V_THL＜V_GH＜V_THHとなるから、メモリセルM
1のしきい値電圧が、V_THLの場合、メモリセルM1は、オ
ンビットとなり、出力信号S2が“L"となり、出力バッフ
ァ回路10は出力O2として“L"を出力する。

また、メモリセルM1のしきい値電圧がV_THHの場合、メ
モリセルM1は、オフビットとなり、出力信号S2が“H"と
なり、出力バッファ回路10は、出力O2として“H"を出力
する。

以上、本発明の実施例を説明したが、本発明は上記実
施例に限られることなく種々の変形が可能である。

〔発明の効果〕

以上説明したように本発明は、複ビットメモリセルの
読出回路を具体化するという効果がある。

したがって、複ビットセルを用いる大容量高集積度の
半導体記憶装置が実用化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した回路の真理値を示す図、第３図は第１図
で示した回路の動作タイムチャート、第４図は従来の半
導体記憶装置の一例を示すブロック図である。 １……アドレスバッファ回路、２……Ｘデコーダ回路、
３……Ｙデコーダ回路、４……メモリセルアレイ部、５
……Ｙセレクタ、６……センスアンプ、7,10……出力バ
ッファ回路、８……ワード制御部、９……データラッチ
回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一つのメモリセルで少なくとも４値のしき
   い値電圧の各電位のレベルに対応する２ビット以上のデ
   ータを記憶する複ビットセルからなる半導体記憶装置に
   おいて、 前記しきい値電圧の中間の電圧である基準読出電圧を出
   力する基準読出電圧出力回路と、 前記基準読出電圧により前記メモリセルから読出した読
   出出力の電圧と前記基準読出電圧とを比較し、前記しき
   い値電圧が前記基準読出電圧に対し高しきい値電圧また
   はか低しきい値電圧のいずれであるかを判定するしきい
   値電圧判定回路と、 前記高低両しきい値電圧に対応する高低それぞれの読出
   電圧を出力する高および低読出電圧出力回路とを有する
   ことを特徴とする半導体記憶装置。