JP2583793B2 - 半導体基板 - Google Patents
半導体基板Info
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- JP2583793B2 JP2583793B2 JP63330110A JP33011088A JP2583793B2 JP 2583793 B2 JP2583793 B2 JP 2583793B2 JP 63330110 A JP63330110 A JP 63330110A JP 33011088 A JP33011088 A JP 33011088A JP 2583793 B2 JP2583793 B2 JP 2583793B2
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Description
【発明の詳細な説明】 （１） 発明の属する技術分野 本発明は、高速電子デハイス，発光デバイス及び受光
デバイスなどに使用する半導体基板に関するものであ
る。
デバイスなどに使用する半導体基板に関するものであ
る。
（２） 従来の技術とその問題点 半導体素子の多機能化，高速化の要求にともない、同
一基板上に複数のデバイスを配した集積回路の高性能化
が進められている。しかし、同一基板上に複数のデバイ
スを配した集積回路においては基板上部のみにしかも部
分的にデバイスが形成されるため、デバイス下部および
デバイス間といったデバイス外領域は不必要となるばか
りでなく、電極間あるいはデバイス間の電気的絶縁の妨
げにもなり、その結果集積回路中に寄生インピーダンス
等の寄生素子が生じ集積回路の高性能化にとって大きな
問題となっている。
一基板上に複数のデバイスを配した集積回路の高性能化
が進められている。しかし、同一基板上に複数のデバイ
スを配した集積回路においては基板上部のみにしかも部
分的にデバイスが形成されるため、デバイス下部および
デバイス間といったデバイス外領域は不必要となるばか
りでなく、電極間あるいはデバイス間の電気的絶縁の妨
げにもなり、その結果集積回路中に寄生インピーダンス
等の寄生素子が生じ集積回路の高性能化にとって大きな
問題となっている。
デバイス外領域の絶縁を保つために従来より用いられ
てきた方法としては、基板結晶の高純度化あるいは不
純物ドープにより高抵抗化、イオン注入を用いた不純
物ドープによるデバイス外領域の高抵抗化、ドライエ
ッチングあるいはウェットエッチングによるデバイス外
領域の除去等の方法がある。しかし、の方法は、高度
な結晶成長技術が必要であり、さらにたとえ高度な結晶
技術を用いてもバンドギャップの小さな半導体などでは
完全な絶縁性を保つことは本質的には不可能である。
の方法は、イオン注入の持つ領域の選択性を利用してデ
バイス外領域に深い準位を形成するかまたは非晶質化し
て高抵抗化する方法であるが、イオン注入では例えばデ
バイス下部領域を高抵抗化する場合デバイス領域への損
傷を避けられない。の方法では、デバイス領域とデバ
イス外領域との間に段差が生じ、フォトリソグラフィに
おける焦点ずれやデバイス間配線における配線切れ等の
困難な問題が生じる。
てきた方法としては、基板結晶の高純度化あるいは不
純物ドープにより高抵抗化、イオン注入を用いた不純
物ドープによるデバイス外領域の高抵抗化、ドライエ
ッチングあるいはウェットエッチングによるデバイス外
領域の除去等の方法がある。しかし、の方法は、高度
な結晶成長技術が必要であり、さらにたとえ高度な結晶
技術を用いてもバンドギャップの小さな半導体などでは
完全な絶縁性を保つことは本質的には不可能である。
の方法は、イオン注入の持つ領域の選択性を利用してデ
バイス外領域に深い準位を形成するかまたは非晶質化し
て高抵抗化する方法であるが、イオン注入では例えばデ
バイス下部領域を高抵抗化する場合デバイス領域への損
傷を避けられない。の方法では、デバイス領域とデバ
イス外領域との間に段差が生じ、フォトリソグラフィに
おける焦点ずれやデバイス間配線における配線切れ等の
困難な問題が生じる。
（３） 発明の目的 本発明の目的は、集積回路におけるデバイス外領域が
十分に高抵抗化された半導体基板を提供することにあ
る。
十分に高抵抗化された半導体基板を提供することにあ
る。
（４） 発明の構成 （４−１）発明の特徴と従来技術との差異 本発明は、高抵抗化すべき領域に隣接する部分に外領
域と反対の導電型を持つ不純物領域を形成し、両領域の
導電型の違いによって生じるビルトイン電圧を利用して
両領域を空乏化し高抵抗化することを最も主要な特徴と
する。従って、上記〜に述べた純度の極めて高い結
晶の必要性、デバイスへの損傷，段差等の問題はない。
域と反対の導電型を持つ不純物領域を形成し、両領域の
導電型の違いによって生じるビルトイン電圧を利用して
両領域を空乏化し高抵抗化することを最も主要な特徴と
する。従って、上記〜に述べた純度の極めて高い結
晶の必要性、デバイスへの損傷，段差等の問題はない。
（４−２）実施例 〔実施例１〕 図１は本発明の第一の実施例を説明する接合型電界効
果トランジスタ及びその基板の断面図であって、１は半
絶縁性InP基板、２は本発明において特徴的な厚さdA、
ｐ型不純物濃度NA +のInP層、３は厚さdDの高純度In0.53
Ga0.47As層、４は接合型電界効果トランジスタの能動層
となるｎ型In0.53Ga0.47As不純物層、５はｎ型In0.53Ga
0.47As不純物層４へのイオン注入により形成したｐ型In
0.53Ga0.47As不純物領域、６はゲート電極、7,8はそれ
ぞれソース電極、ドレイン電極である。ここでデバイス
外領域である領域３は領域４の結晶性を向上させるため
のバッファ層であり、高純度In0.53Ga0.47Asエピタキシ
ャル成長技術を用いているが、通常1014〜1015cm-3程度
のｎ型導電キャリアを含んである。
果トランジスタ及びその基板の断面図であって、１は半
絶縁性InP基板、２は本発明において特徴的な厚さdA、
ｐ型不純物濃度NA +のInP層、３は厚さdDの高純度In0.53
Ga0.47As層、４は接合型電界効果トランジスタの能動層
となるｎ型In0.53Ga0.47As不純物層、５はｎ型In0.53Ga
0.47As不純物層４へのイオン注入により形成したｐ型In
0.53Ga0.47As不純物領域、６はゲート電極、7,8はそれ
ぞれソース電極、ドレイン電極である。ここでデバイス
外領域である領域３は領域４の結晶性を向上させるため
のバッファ層であり、高純度In0.53Ga0.47Asエピタキシ
ャル成長技術を用いているが、通常1014〜1015cm-3程度
のｎ型導電キャリアを含んである。
領域２及び３を完全に空乏化させるためには、以下に
例示するように、制限長さ内のあるdDのものでdA +、dA
を適当に選ぶ必要がある。図２は高純度In0.53Ga0.47As
層３の導電キャリア密度をNDとして、図１おいてＡ−
Ａ′線に沿った領域1,2界面からの距離を横軸にとって
導電キャリア濃度を示したものである。ここで領域２及
び３を完全に空乏化させるためには、dDに対する制限は
およそ であり、この制限のもとでNA +、dAを NA +dA＝NDdDかつNA +≫ND を満足するように選ぶことが必要である。ここで、ｑは
素電荷、ε０は真空誘電率、εｒは領域３（In0.53Ga
0.47As）の比誘電率、E20は領域２（InP）の伝導バンド
下端とフェルミ準位との差、E30は領域３（In0.53Ga
0.47As）の伝導バンド下端とフェルミ準位との差、ΔE0
は領域２（InP）と領域３（In0.53Ga0.47As）との伝導
バンド不連続値である。これらのパラメータの数値は、
図７に例示されている。以上簡単のため、ｐ型不純物層
内２のキャリア濃度分布が一定の場合について例示した
が、ｐ型不純物層２を例えばイオン注入により形成し導
電キャリア濃度が深さ方向に分布する場合でも同様に決
定することができる。上述の計算式を用い例えばNDが１
×1015cm-3、dDが0.5μｍの場合、NA +、dAをそれぞれ１
×107cm-3、5nmと選ぶことにより領域２及び領域３を完
全に空乏化することが可能である。領域２を設けること
により領域３を空乏化し、領域３を介して流れる漏れ電
流を防ぎ高性能電界効果トランジスタが実現可能であ
る。
例示するように、制限長さ内のあるdDのものでdA +、dA
を適当に選ぶ必要がある。図２は高純度In0.53Ga0.47As
層３の導電キャリア密度をNDとして、図１おいてＡ−
Ａ′線に沿った領域1,2界面からの距離を横軸にとって
導電キャリア濃度を示したものである。ここで領域２及
び３を完全に空乏化させるためには、dDに対する制限は
およそ であり、この制限のもとでNA +、dAを NA +dA＝NDdDかつNA +≫ND を満足するように選ぶことが必要である。ここで、ｑは
素電荷、ε０は真空誘電率、εｒは領域３（In0.53Ga
0.47As）の比誘電率、E20は領域２（InP）の伝導バンド
下端とフェルミ準位との差、E30は領域３（In0.53Ga
0.47As）の伝導バンド下端とフェルミ準位との差、ΔE0
は領域２（InP）と領域３（In0.53Ga0.47As）との伝導
バンド不連続値である。これらのパラメータの数値は、
図７に例示されている。以上簡単のため、ｐ型不純物層
内２のキャリア濃度分布が一定の場合について例示した
が、ｐ型不純物層２を例えばイオン注入により形成し導
電キャリア濃度が深さ方向に分布する場合でも同様に決
定することができる。上述の計算式を用い例えばNDが１
×1015cm-3、dDが0.5μｍの場合、NA +、dAをそれぞれ１
×107cm-3、5nmと選ぶことにより領域２及び領域３を完
全に空乏化することが可能である。領域２を設けること
により領域３を空乏化し、領域３を介して流れる漏れ電
流を防ぎ高性能電界効果トランジスタが実現可能であ
る。
この構造は半絶縁性InP基板上にMOVPE法で形成した。
MOVPE法による形成条件は0.1気圧のもので、領域２はZn
を不純物添加し成長時間約８秒、領域３は不純物添加せ
ずに成長時間約30分、領域４はSiを不純物添加し成長時
間10分とした。なお領域４の厚さは0.2μｍ程度であ
る。
MOVPE法による形成条件は0.1気圧のもので、領域２はZn
を不純物添加し成長時間約８秒、領域３は不純物添加せ
ずに成長時間約30分、領域４はSiを不純物添加し成長時
間10分とした。なお領域４の厚さは0.2μｍ程度であ
る。
領域５は厚さ0.1μｍ程度であり、領域2,3,4を形成し
た後に真空度10-6Torrの雰囲気中でZnイオンを電圧180k
eV、時間１分かけて打ち込みを行い、その後700℃程度
の活性化アニールを行ってｐ型の導電キャリア層とした
ものである。６は領域５上に形成されたAuZnNi（50nm）
/Au（150nm）ゲート電極、7,8はAuGeNi（50nm）/Au（15
0nm）ソース電極，ドレイン電極である。
た後に真空度10-6Torrの雰囲気中でZnイオンを電圧180k
eV、時間１分かけて打ち込みを行い、その後700℃程度
の活性化アニールを行ってｐ型の導電キャリア層とした
ものである。６は領域５上に形成されたAuZnNi（50nm）
/Au（150nm）ゲート電極、7,8はAuGeNi（50nm）/Au（15
0nm）ソース電極，ドレイン電極である。
図１の例ではIn0.53Ga0.47AsをMOVPE法により形成し
たがMBE法またはLPE法等によって形成してもよく、この
ことは以下に述べる実施例2,3,4,5においても同様であ
る。また特に領域２は半絶縁性InP基板上へのｐ型不純
物のイオン注入あるいはｐ型不純物の拡散によっても形
成することができる。また半絶縁性基板１及びｐ型不純
物層2,高純度層3,n型不純物層４はInP、In0.53Ga0.47As
以外にもSi、Ge等の無極性半導体、GaAs,InAs,AlAs,GaP
等の二元化合物半導体、さらにAlxGa1-xAs（０＜ｘ＜
１）等の三元化合物半導体、InxGa1-xAsyP1-y（０＜x,y
＜１）等の四元化合物半導体を用いることも可能であ
る。また領域２を領域３と同じ半導体とすることも可能
である。さらに領域３が多種類の半導体からなる超格子
の場合でも領域２によりこれを完全に空乏化することが
可能である。
たがMBE法またはLPE法等によって形成してもよく、この
ことは以下に述べる実施例2,3,4,5においても同様であ
る。また特に領域２は半絶縁性InP基板上へのｐ型不純
物のイオン注入あるいはｐ型不純物の拡散によっても形
成することができる。また半絶縁性基板１及びｐ型不純
物層2,高純度層3,n型不純物層４はInP、In0.53Ga0.47As
以外にもSi、Ge等の無極性半導体、GaAs,InAs,AlAs,GaP
等の二元化合物半導体、さらにAlxGa1-xAs（０＜ｘ＜
１）等の三元化合物半導体、InxGa1-xAsyP1-y（０＜x,y
＜１）等の四元化合物半導体を用いることも可能であ
る。また領域２を領域３と同じ半導体とすることも可能
である。さらに領域３が多種類の半導体からなる超格子
の場合でも領域２によりこれを完全に空乏化することが
可能である。
〔実施例２〕 図３は本発明の第二の実施例を説明する図であって、
電界効果トランジスタ能動層の結晶性をさらに向上させ
るために第一の実施例におけるIn0.53Ga0.47Asバッファ
層をさらに厚くした場合の例である。領域９は半絶縁性
InP基板であり、領域10,12,14は本発明に特徴的な厚さ
がそれぞれdA,2dA,2dA,p型不純物濃度１×1017cm-3のIn
0.53Ga0.47As層、領域11,13,15は厚さがそれぞれ2dD,2d
D,dD,n型不純物濃度１×1015cm-3の高純度In0.53Ga0.47
As層、領域16は接合型電界効果トランジスタの能動層と
なるｎ型In0.53Ga0.47As不純物層であり、いずれもMOVP
E法で形成されている。領域17はｎ型In0.53Ga0.47As不
純物層へのイオン注入により形成したｐ型In0.53Ga0.47
As不純物領域、18はゲート電極、19,20はそれぞれソー
ス電極、ドレイン電極である。各部の形成方法は実施例
１と同じである。ここでdA,dDは実施例１における領域
2,3をいずれもIn0.53Ga0.47Asであるとして前述の計算
式を用いて求めたものであり、これによって10,11,12,1
3,14,15の各領域は完全に空乏化されている。
電界効果トランジスタ能動層の結晶性をさらに向上させ
るために第一の実施例におけるIn0.53Ga0.47Asバッファ
層をさらに厚くした場合の例である。領域９は半絶縁性
InP基板であり、領域10,12,14は本発明に特徴的な厚さ
がそれぞれdA,2dA,2dA,p型不純物濃度１×1017cm-3のIn
0.53Ga0.47As層、領域11,13,15は厚さがそれぞれ2dD,2d
D,dD,n型不純物濃度１×1015cm-3の高純度In0.53Ga0.47
As層、領域16は接合型電界効果トランジスタの能動層と
なるｎ型In0.53Ga0.47As不純物層であり、いずれもMOVP
E法で形成されている。領域17はｎ型In0.53Ga0.47As不
純物層へのイオン注入により形成したｐ型In0.53Ga0.47
As不純物領域、18はゲート電極、19,20はそれぞれソー
ス電極、ドレイン電極である。各部の形成方法は実施例
１と同じである。ここでdA,dDは実施例１における領域
2,3をいずれもIn0.53Ga0.47Asであるとして前述の計算
式を用いて求めたものであり、これによって10,11,12,1
3,14,15の各領域は完全に空乏化されている。
図３では三つのｐ型不純物層を用いた例を示してある
が、ｐ型不純物層とｎ型不純物層を交互にdA,2dD,2dA,2
dD…,2dA,2dD,2dA,dDと多層積み重ね、これらの層をす
べて完全に空乏化することも可能である。半絶縁性基板
９、ｐ型不純物層10,12,14、高純度層11,13,15、ｎ型不
純物層16をInP,In0.53Ga0.47As以外の半導体としても可
能である。
が、ｐ型不純物層とｎ型不純物層を交互にdA,2dD,2dA,2
dD…,2dA,2dD,2dA,dDと多層積み重ね、これらの層をす
べて完全に空乏化することも可能である。半絶縁性基板
９、ｐ型不純物層10,12,14、高純度層11,13,15、ｎ型不
純物層16をInP,In0.53Ga0.47As以外の半導体としても可
能である。
〔実施例３〕 図４は本発明の第三の実施例を示すpin型光ダイオー
ドと接合型電界効果トランジスタとの集積回路及びその
基板の断面図であって、ａはpin型光ダイオード、ｃは
接合型電界効果トランジスタ、ｂはデバイス外領域であ
り、ａにおいて、21は半絶縁性InP基板、22は半絶縁性I
nP基板へのｎ型不純物イオン注入により形成したｎ型In
P領域、23はMOVPE法により形成した厚さ２μｍの高純度
In0.53Ga0.47As領域、24は高純度In0.53Ga0.47As領域へ
のｎ型不純物イオン注入により形成したｎ型In0.53Ga
0.47As領域、25は高純度In0.53Ga0.47As層へのｐ型不純
物イオン注入により形成した厚さ0.1μｍのｐ型In0.53G
a0.47As領域、26は25上に形成したAuZnNi（50nm）/Au
（150nm）pin型光ダイオードｐ電極、27は24上に形成し
たAuGeNi（50nm）/Au（150nm）pin型光ダイオードｎ電
極である。またｃにおいて、28は半絶縁性InP基板への
ｐ型不純物イオン注入により形成した厚さdA1でｐ型不
純物濃度NA1 +のInP領域、29は23と同時にMOVPE法により
形成した厚さdD1の高純度In0.53Ga0.47As領域、30は高
純度In0.53Ga0.47As層へのｎ型不純物イオン注入により
形成した厚さ0.5μｍのｎ型In0.53Ga0.47As領域、31は
ｎ型In0.53Ga0.47As領域へのｐ型不純物イオン注入によ
り形成した厚さ0.1μｍのｐ型In0.53Ga0.47As領域、32
は31上に形成したAuZnNi（50nm）/Au（150nm）ゲート電
極、33,34はAuGeNi（50nm）/Al（150nm）ソース電極，
ドレイン電極である。さらにｂにおいて、35は半絶縁性
InP基板へのｐ型不純物イオン注入により形成した厚さd
A2でｐ型不純物濃度NA2 +のInP領域、36は厚さdD2の高純
度In0.53Ga0.47As領域である。この集積回路において
は、23,24,25,29,30,31,36は一つのIn0.53Ga0.47As層内
に形成されており、プロセスの共通化及びデバイスの平
坦化が達成されている。
ドと接合型電界効果トランジスタとの集積回路及びその
基板の断面図であって、ａはpin型光ダイオード、ｃは
接合型電界効果トランジスタ、ｂはデバイス外領域であ
り、ａにおいて、21は半絶縁性InP基板、22は半絶縁性I
nP基板へのｎ型不純物イオン注入により形成したｎ型In
P領域、23はMOVPE法により形成した厚さ２μｍの高純度
In0.53Ga0.47As領域、24は高純度In0.53Ga0.47As領域へ
のｎ型不純物イオン注入により形成したｎ型In0.53Ga
0.47As領域、25は高純度In0.53Ga0.47As層へのｐ型不純
物イオン注入により形成した厚さ0.1μｍのｐ型In0.53G
a0.47As領域、26は25上に形成したAuZnNi（50nm）/Au
（150nm）pin型光ダイオードｐ電極、27は24上に形成し
たAuGeNi（50nm）/Au（150nm）pin型光ダイオードｎ電
極である。またｃにおいて、28は半絶縁性InP基板への
ｐ型不純物イオン注入により形成した厚さdA1でｐ型不
純物濃度NA1 +のInP領域、29は23と同時にMOVPE法により
形成した厚さdD1の高純度In0.53Ga0.47As領域、30は高
純度In0.53Ga0.47As層へのｎ型不純物イオン注入により
形成した厚さ0.5μｍのｎ型In0.53Ga0.47As領域、31は
ｎ型In0.53Ga0.47As領域へのｐ型不純物イオン注入によ
り形成した厚さ0.1μｍのｐ型In0.53Ga0.47As領域、32
は31上に形成したAuZnNi（50nm）/Au（150nm）ゲート電
極、33,34はAuGeNi（50nm）/Al（150nm）ソース電極，
ドレイン電極である。さらにｂにおいて、35は半絶縁性
InP基板へのｐ型不純物イオン注入により形成した厚さd
A2でｐ型不純物濃度NA2 +のInP領域、36は厚さdD2の高純
度In0.53Ga0.47As領域である。この集積回路において
は、23,24,25,29,30,31,36は一つのIn0.53Ga0.47As層内
に形成されており、プロセスの共通化及びデバイスの平
坦化が達成されている。
接合型電界効果トランジスタｃにおけるNA1 +,dA1をNA
+,dAとして前述の計算式を用いて適当に選べば、領域28
により領域29が完全に空乏化されることは実施例１と同
様であるが、ここではさらに前述の計算式を用いて同様
にNA2 +,dA2を適当に選び、領域35及び36を完全に空乏化
している。その結果pin型光ダイオードａと接合型電界
効果トランジスタｃとがデバイス外領域ｂにより電気的
に絶縁され、高性能光電子集積回路の実現が可能とな
る。
+,dAとして前述の計算式を用いて適当に選べば、領域28
により領域29が完全に空乏化されることは実施例１と同
様であるが、ここではさらに前述の計算式を用いて同様
にNA2 +,dA2を適当に選び、領域35及び36を完全に空乏化
している。その結果pin型光ダイオードａと接合型電界
効果トランジスタｃとがデバイス外領域ｂにより電気的
に絶縁され、高性能光電子集積回路の実現が可能とな
る。
図４の例えは電子デバイスと光デバイスとの間の電気
的絶縁の例を示してあるが、電子デバイスと電子デバイ
スとの間の電気的絶縁、光デバイスと光デバイスとの間
の電気的絶縁の場合も全く同様である。また領域28及び
35はｐ型不純物の拡散または選択的なエピタキシャル成
長によっても形成することができる。さらに半絶縁性基
板21及び領域22,23,24,25,28,29,30,31,35,36をInP、In
0.53Ga0.47As以外の半導体としても可能である。以上の
応用は以下に述べる実施例4,5に対しても可能である。
また図４の例では領域35をデバイス外領域ｂ全体に形成
した例を示してあるが、デバイス領域ａとｃとを電気的
に絶縁するためには必ずしもデバイス外領域ｂ全体に領
域35を形成しなくてもよく、このことは以下に述べる実
施例４においても同様である。
的絶縁の例を示してあるが、電子デバイスと電子デバイ
スとの間の電気的絶縁、光デバイスと光デバイスとの間
の電気的絶縁の場合も全く同様である。また領域28及び
35はｐ型不純物の拡散または選択的なエピタキシャル成
長によっても形成することができる。さらに半絶縁性基
板21及び領域22,23,24,25,28,29,30,31,35,36をInP、In
0.53Ga0.47As以外の半導体としても可能である。以上の
応用は以下に述べる実施例4,5に対しても可能である。
また図４の例では領域35をデバイス外領域ｂ全体に形成
した例を示してあるが、デバイス領域ａとｃとを電気的
に絶縁するためには必ずしもデバイス外領域ｂ全体に領
域35を形成しなくてもよく、このことは以下に述べる実
施例４においても同様である。
〔実施例４〕 図５は本発明の第四の実施例を説明する図でありd,f
の部分はそれぞれpin型光ダイオード、接合型電界効果
トランジスタであって、図４の実施例３と全く同じであ
る。ｅにおいて、37及び39はMOVPE法により形成した厚
さかがそれぞれdD1、dD2の高純度In0.53Ga0.47As領域、
38は高純度In0.53Ga0.47As層へのｐ型不純物イオン注入
により形成した厚さdA1＋dA2のｐ型In0.53Ga0.47As領域
である。図５で示した構造は図４の実施例３と同じく一
つのIn0.53Ga0.47As層を各領域が共有しており、プロセ
スの共通化、デバイスの平坦化が達成されている。
の部分はそれぞれpin型光ダイオード、接合型電界効果
トランジスタであって、図４の実施例３と全く同じであ
る。ｅにおいて、37及び39はMOVPE法により形成した厚
さかがそれぞれdD1、dD2の高純度In0.53Ga0.47As領域、
38は高純度In0.53Ga0.47As層へのｐ型不純物イオン注入
により形成した厚さdA1＋dA2のｐ型In0.53Ga0.47As領域
である。図５で示した構造は図４の実施例３と同じく一
つのIn0.53Ga0.47As層を各領域が共有しており、プロセ
スの共通化、デバイスの平坦化が達成されている。
ここでは前述の計算式を用いてNA1 +、dA1は領域37と
これに隣接した領域38の一部分（厚さdA1）、NA2 +、dA2
は領域39とこれに隣接した領域38の残りの部分（厚さd
A2）が完全に空乏化されるように選んである。したがっ
てデバイス外領域ｅが完全に空乏化されているため、ｄ
とｆとが電気的に絶縁されている。
これに隣接した領域38の一部分（厚さdA1）、NA2 +、dA2
は領域39とこれに隣接した領域38の残りの部分（厚さd
A2）が完全に空乏化されるように選んである。したがっ
てデバイス外領域ｅが完全に空乏化されているため、ｄ
とｆとが電気的に絶縁されている。
図５の例では領域38の形成にイオン注入を用いている
が、dD2＝０すなわち領域38が基板表面にある場合、こ
れを不純物拡散あるいはエピタキシャル成長により形成
することも可能である。
が、dD2＝０すなわち領域38が基板表面にある場合、こ
れを不純物拡散あるいはエピタキシャル成長により形成
することも可能である。
〔実施例５〕 図６は本発明の第五の実施例を説明する図であり、g,
iの部分はそれぞれpin型光ダイオード、接合型電界効果
トランジスタであって、図４の実施例３と全く同じであ
る。ｈにおいて、40及び42はMOVPE法により形成した幅
がそれぞれdD1、dD2の部分を持つ高純度In0.53Ga0.47As
層、41は高純度In0.53Ga0.47As層へのｐ型不純物イオン
注入により形成した幅dA1＋dA2、ｐ型不純物濃度NA +のI
n0.53Ga0.47As領域である。図６で示した構造は図４の
実施例３と同じく一つのIn0.53Ga0.47As層を各領域が共
有しておりプロセスの共通化、デバイスの平坦化が達成
されている。
iの部分はそれぞれpin型光ダイオード、接合型電界効果
トランジスタであって、図４の実施例３と全く同じであ
る。ｈにおいて、40及び42はMOVPE法により形成した幅
がそれぞれdD1、dD2の部分を持つ高純度In0.53Ga0.47As
層、41は高純度In0.53Ga0.47As層へのｐ型不純物イオン
注入により形成した幅dA1＋dA2、ｐ型不純物濃度NA +のI
n0.53Ga0.47As領域である。図６で示した構造は図４の
実施例３と同じく一つのIn0.53Ga0.47As層を各領域が共
有しておりプロセスの共通化、デバイスの平坦化が達成
されている。
ここでは前述の計算式を用いてNA +、dA1は領域40とこ
れに隣接した41の一部分（幅dA1）、さらにdA2は領域42
とこれに隣接した領域41の残りの部分（幅dA2）が完全
に空乏化されるように選んである。したがってデバイス
外領域ｈが完全に空乏化されているため、ｇとｉとが電
気的に絶縁されている。ここではデバイス外領域ｈ全体
が空乏化される例を示してあるが、dD1あるいはdD2の距
離が短くデバイス外領域ｈ全体が空乏化されない場合で
も、デバイス領域ｇとｉとを電気的に絶縁することは可
能である。
れに隣接した41の一部分（幅dA1）、さらにdA2は領域42
とこれに隣接した領域41の残りの部分（幅dA2）が完全
に空乏化されるように選んである。したがってデバイス
外領域ｈが完全に空乏化されているため、ｇとｉとが電
気的に絶縁されている。ここではデバイス外領域ｈ全体
が空乏化される例を示してあるが、dD1あるいはdD2の距
離が短くデバイス外領域ｈ全体が空乏化されない場合で
も、デバイス領域ｇとｉとを電気的に絶縁することは可
能である。
図６の例では領域41の形成にイオン注入を用いている
が、これを不純物拡散により形成することも可能であ
る。
が、これを不純物拡散により形成することも可能であ
る。
（５） 発明の効果 以上説明したように、本発明によれば集積回路におけ
るデバイス外領域が空乏化されることにより十分に高抵
抗化されるため集積回路中での寄生インピーダンス等の
寄生素子の発生が抑えられ集積回路の高性能化が達成で
きるという利点がある。
るデバイス外領域が空乏化されることにより十分に高抵
抗化されるため集積回路中での寄生インピーダンス等の
寄生素子の発生が抑えられ集積回路の高性能化が達成で
きるという利点がある。
図1,図3,図4,図5,図６はそれぞれ本発明の第一，二，
三，四，五の実施例を説明するための断面図、図２は図
１に示す半導体基板における導電キャリア濃度分布を示
す図、図７は本発明の説明に用いるパラメータの値を例
示した特性図である。 １……半絶縁性InP基板、２……厚さdAでｐ型不純物濃
度NA +のInP層、３……厚さdDの高純度In0.53Ga0.47As
層、４……接合型電界効果トランジスタの能動層となる
ｎ型In0.53Ga0.47As不純物層、５……ｐ型In0.53Ga0.47
As不純物領域、６……ゲート電極、７……ソース電極、
８……ドレイン電極、９……半絶縁性InP基板、10……
厚さdAで不純物濃度１×1017cm-3のｐ型In0.53Ga0.47As
層、11……厚さ2dDで不純物濃度１×1015cm-3の高純度
ｎ型In0.53Ga0.47As層、12……厚さ2dDAで不純物濃度１
×1017cm-3のｐ型In0.53Ga0.47As層、13……厚さ2dDで
不純物濃度１×1015cm-3の高純度ｎ型In0.53Ga0.47As
層、14……厚さ2dAで不純物濃度１×1017cm-3のｐ型In
0.53Ga0.47As層、15……厚さdDで不純物濃度１×1015cm
-3の高純度ｎ型In0.53Ga0.47As層、16……ｎ型In0.53Ga
0.47As不純物層、17……ｐ型In0.53Ga0.47As不純物領
域、18……ゲート電極、19……ソース電極、20……ドレ
イン電極、21……半絶縁性InP基板、22……ｎ型InP領
域、23……厚さ２μｍの高純度In0.53Ga0.47As領域、24
……ｎ型In0.53Ga0.47As領域、25……ｐ型In0.53Ga0.47
As領域、26……pin型光ダイオードｐ電極、27……pin型
光ダイオードｎ電極、28……厚さdA1のｐ型InP領域、29
……厚さdD1の高純度In0.53Ga0.47As領域、30……ｎ型I
n0.53Ga0.47As領域、31……ｐ型In0.53Ga0.47As領域、3
2……ゲート電極、33……ソース電極、34……ドレイン
電極、35……厚さdA2のｐ型InP領域、36……厚さdD2の
高純度In0.53Ga0.47As領域、37……厚さdD1の高純度In
0.53Ga0.47As領域、38……厚さdA1＋dA2のｐ型In0.53Ga
0.47As領域、39……厚さdD2の高純度In0.53Ga0.47As領
域、40……幅dD1の高純度In0.53Ga0.47As領域、41……
幅dA1＋dA2のｐ型In0.53Ga0.47As領域、42……幅dD2の
高純度In0.53Ga0.47As領域。
三，四，五の実施例を説明するための断面図、図２は図
１に示す半導体基板における導電キャリア濃度分布を示
す図、図７は本発明の説明に用いるパラメータの値を例
示した特性図である。 １……半絶縁性InP基板、２……厚さdAでｐ型不純物濃
度NA +のInP層、３……厚さdDの高純度In0.53Ga0.47As
層、４……接合型電界効果トランジスタの能動層となる
ｎ型In0.53Ga0.47As不純物層、５……ｐ型In0.53Ga0.47
As不純物領域、６……ゲート電極、７……ソース電極、
８……ドレイン電極、９……半絶縁性InP基板、10……
厚さdAで不純物濃度１×1017cm-3のｐ型In0.53Ga0.47As
層、11……厚さ2dDで不純物濃度１×1015cm-3の高純度
ｎ型In0.53Ga0.47As層、12……厚さ2dDAで不純物濃度１
×1017cm-3のｐ型In0.53Ga0.47As層、13……厚さ2dDで
不純物濃度１×1015cm-3の高純度ｎ型In0.53Ga0.47As
層、14……厚さ2dAで不純物濃度１×1017cm-3のｐ型In
0.53Ga0.47As層、15……厚さdDで不純物濃度１×1015cm
-3の高純度ｎ型In0.53Ga0.47As層、16……ｎ型In0.53Ga
0.47As不純物層、17……ｐ型In0.53Ga0.47As不純物領
域、18……ゲート電極、19……ソース電極、20……ドレ
イン電極、21……半絶縁性InP基板、22……ｎ型InP領
域、23……厚さ２μｍの高純度In0.53Ga0.47As領域、24
……ｎ型In0.53Ga0.47As領域、25……ｐ型In0.53Ga0.47
As領域、26……pin型光ダイオードｐ電極、27……pin型
光ダイオードｎ電極、28……厚さdA1のｐ型InP領域、29
……厚さdD1の高純度In0.53Ga0.47As領域、30……ｎ型I
n0.53Ga0.47As領域、31……ｐ型In0.53Ga0.47As領域、3
2……ゲート電極、33……ソース電極、34……ドレイン
電極、35……厚さdA2のｐ型InP領域、36……厚さdD2の
高純度In0.53Ga0.47As領域、37……厚さdD1の高純度In
0.53Ga0.47As領域、38……厚さdA1＋dA2のｐ型In0.53Ga
0.47As領域、39……厚さdD2の高純度In0.53Ga0.47As領
域、40……幅dD1の高純度In0.53Ga0.47As領域、41……
幅dA1＋dA2のｐ型In0.53Ga0.47As領域、42……幅dD2の
高純度In0.53Ga0.47As領域。
Claims (1)
- 【請求項１】不純物をドーピングしない第１の半導体か
らなるｎ型の高純度領域に隣接する部分に第２の半導体
からなるｐ型の不純物領域を有し、前記第１の半導体の
エネルギーギャップの大きさが、前記第２の半導体のエ
ネルギーギャップの大きさ以下であり、ｑは素電荷，ε
０は真空誘電率，εｒは前記高純度領域の比誘電率,E20
は前記不純物領域の伝導バンド下端とフェルミ準位との
差,E30は前記高純度領域の伝導バンド下端とフェルミ準
位との差，ΔE0は前記不純物領域と前記高純度領域との
伝導バンド不連続値,NDは前記高純度領域のキャリア濃
度としたとき、前記高純度領域の膜厚dDは、 であり、この制限のもとで前記不純物領域のキャリア濃
度NA +と前記不純物領域の膜厚dAとがNA +dA＝NDdDかつ NA +≫ND を満足するように選定されていることを特徴とする半導
体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330110A JP2583793B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330110A JP2583793B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02174247A JPH02174247A (ja) | 1990-07-05 |
| JP2583793B2 true JP2583793B2 (ja) | 1997-02-19 |
Family
ID=18228908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330110A Expired - Fee Related JP2583793B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583793B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658898B2 (ja) * | 1994-09-20 | 1997-09-30 | 日本電気株式会社 | 電界効果トランジスタ |
-
1988
- 1988-12-27 JP JP63330110A patent/JP2583793B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02174247A (ja) | 1990-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |