JP2581415B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JP2581415B2 JP2581415B2 JP5277883A JP27788393A JP2581415B2 JP 2581415 B2 JP2581415 B2 JP 2581415B2 JP 5277883 A JP5277883 A JP 5277883A JP 27788393 A JP27788393 A JP 27788393A JP 2581415 B2 JP2581415 B2 JP 2581415B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- memory device
- semiconductor memory
- channel region
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 27
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- -1 for example Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】半導体記憶装置の製造方法に関
し、特にパンチスルーを防止できる半導体記憶装置の製
造方法に関する。
し、特にパンチスルーを防止できる半導体記憶装置の製
造方法に関する。
【０００２】
【従来の技術】従来より読出し専用記憶装置は市場から
短納期を要求される傾向が強く、これに対応する為、デ
ータ書き込み工程をできるだけ後工程に設定することが
必要である。ＮＡＮＤ型読み出し専用記憶装置では、特
定のメモリセルトランジスタのチャネル領域に不純物を
導入する工程をゲート電極形成後に設けるのが一般的で
ある。図５、図６に従来のＮＡＮＤ型読み出し専用半導
体記憶装置のデータ書き込み工程までを示す。Ｐ型半導
体基板１０１上にＮウェル領域１０２Ｐ、ウェル領域１
０３を形成し、選択酸化法によりフィールド絶縁膜１０
４を形成し、フォトレジスト１０６をマスクにして周辺
Ｎ−ｃｈトランジスタのしきい値コントロールの為に例
えばボロンを３０ｋｅＶ２．０Ｅ１２cm-2程度で導入
し、Ｐ型注入層１０７を形成し、同様にフォトレジスト
１０８をマスクにして周辺Ｐ−ｃｈトランジスタのしき
い値コントロールの為に例えばボロンを３０ｋｅＶ２．
０Ｅ１２cm-2程度で導入する。
短納期を要求される傾向が強く、これに対応する為、デ
ータ書き込み工程をできるだけ後工程に設定することが
必要である。ＮＡＮＤ型読み出し専用記憶装置では、特
定のメモリセルトランジスタのチャネル領域に不純物を
導入する工程をゲート電極形成後に設けるのが一般的で
ある。図５、図６に従来のＮＡＮＤ型読み出し専用半導
体記憶装置のデータ書き込み工程までを示す。Ｐ型半導
体基板１０１上にＮウェル領域１０２Ｐ、ウェル領域１
０３を形成し、選択酸化法によりフィールド絶縁膜１０
４を形成し、フォトレジスト１０６をマスクにして周辺
Ｎ−ｃｈトランジスタのしきい値コントロールの為に例
えばボロンを３０ｋｅＶ２．０Ｅ１２cm-2程度で導入
し、Ｐ型注入層１０７を形成し、同様にフォトレジスト
１０８をマスクにして周辺Ｐ−ｃｈトランジスタのしき
い値コントロールの為に例えばボロンを３０ｋｅＶ２．
０Ｅ１２cm-2程度で導入する。
【０００３】熱酸化によりゲート絶縁膜１０５を形成
し、ゲート電極１１０を０．３μｍ程度の厚さで形成
後、Ｎ型不純物、例えばヒ素を周辺Ｎ−ｃｈ部とメモリ
セル部に選択的に７０ｋｅＶ３．０×１０15cm-2程度で
導入し、ソース・ドレイン拡散層１１１を形成し、続い
てＰ型不純物、例えばボロンを周辺Ｐ−ｃｈ部に選択的
に７０ｋｅＶ５．０×１０15程度導入し、ソース・ドレ
イン拡散層１１２を形成する。またデータ書き込みには
フォトレジスト１１３をマスクに、ゲート電極（１１０
−１，１１０−３，１１０−５）から成る特定のメモリ
セル部上からデータ書き込みを行なう。データの書き込
みにはＮ型不純物例えばリンを３６０ｋｅＶ５．０×１
０13cm-2程度で導入し、Ｐ型注入層１０９を形成する。
し、ゲート電極１１０を０．３μｍ程度の厚さで形成
後、Ｎ型不純物、例えばヒ素を周辺Ｎ−ｃｈ部とメモリ
セル部に選択的に７０ｋｅＶ３．０×１０15cm-2程度で
導入し、ソース・ドレイン拡散層１１１を形成し、続い
てＰ型不純物、例えばボロンを周辺Ｐ−ｃｈ部に選択的
に７０ｋｅＶ５．０×１０15程度導入し、ソース・ドレ
イン拡散層１１２を形成する。またデータ書き込みには
フォトレジスト１１３をマスクに、ゲート電極（１１０
−１，１１０−３，１１０−５）から成る特定のメモリ
セル部上からデータ書き込みを行なう。データの書き込
みにはＮ型不純物例えばリンを３６０ｋｅＶ５．０×１
０13cm-2程度で導入し、Ｐ型注入層１０９を形成する。
【０００４】次に図７に示すようにデータの書き込まれ
た電極（１１０−１及び１１０−３）を有するメモリセ
ルのコードＮ型注入層１１４によりＮ型不純物がイオン
注入後、層間膜１１５形成後の熱工程の影響により拡散
し、ゲート電極１１０−２から成る非書き込みメモリセ
ルでパンチスルー現象が発生し誤読み出しを起こしやす
くなる。これに関する類似の技術である特開昭５９−１
２１８７７号には、ＭＩＳ型トランジスタの製造方法が
記載されているが、データの書き込み工程において、フ
ォトレジストを用い、パンチスルー防止用のイオン注入
を行うものではない。
た電極（１１０−１及び１１０−３）を有するメモリセ
ルのコードＮ型注入層１１４によりＮ型不純物がイオン
注入後、層間膜１１５形成後の熱工程の影響により拡散
し、ゲート電極１１０−２から成る非書き込みメモリセ
ルでパンチスルー現象が発生し誤読み出しを起こしやす
くなる。これに関する類似の技術である特開昭５９−１
２１８７７号には、ＭＩＳ型トランジスタの製造方法が
記載されているが、データの書き込み工程において、フ
ォトレジストを用い、パンチスルー防止用のイオン注入
を行うものではない。
【０００５】
（１） 前述したようにデータの書き込まれたゲート電
極（１１０−１及び１１０−３）から成るメモリセルよ
りコードＮ型注入層１１４のＮ型不純物が層間膜１１５
を形成してからの熱工程の影響により拡散する、またゲ
ート電極１１０−２から成る非書き込みメモリセルでパ
ンチスルー現象が発生し、誤読み出しを起こしやすくな
る。 （２） 周辺Ｎ−ｃｈ、周辺Ｐ−ｃｈのしきい値コント
ロールの為のＰ型注入層（１０７，１０９）はそれぞ
れ、別々のフォトレジスト（１０６，１０８）を用いて
導入していた。したがって、読出し専用半導体記憶装置
は市場から短納期を要求される傾向から考えると工程数
が多いのは不向きである。
極（１１０−１及び１１０−３）から成るメモリセルよ
りコードＮ型注入層１１４のＮ型不純物が層間膜１１５
を形成してからの熱工程の影響により拡散する、またゲ
ート電極１１０−２から成る非書き込みメモリセルでパ
ンチスルー現象が発生し、誤読み出しを起こしやすくな
る。 （２） 周辺Ｎ−ｃｈ、周辺Ｐ−ｃｈのしきい値コント
ロールの為のＰ型注入層（１０７，１０９）はそれぞ
れ、別々のフォトレジスト（１０６，１０８）を用いて
導入していた。したがって、読出し専用半導体記憶装置
は市場から短納期を要求される傾向から考えると工程数
が多いのは不向きである。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するためのもので、データの書き込み工程においてフ
ォトレジストをマスクにして、特定のメモリセルトラン
ジスタのチャネル領域に基板と逆導電型不純物イオンを
導入する工程と、前記フォトレジストの存在するメモリ
トランジスタのチャネル領域と周辺Ｎ−ｃｈ，Ｐ−ｃｈ
トランジスタのチャネル領域に基板と同一導電型不純物
イオンを導入する工程とから成るものである。
決するためのもので、データの書き込み工程においてフ
ォトレジストをマスクにして、特定のメモリセルトラン
ジスタのチャネル領域に基板と逆導電型不純物イオンを
導入する工程と、前記フォトレジストの存在するメモリ
トランジスタのチャネル領域と周辺Ｎ−ｃｈ，Ｐ−ｃｈ
トランジスタのチャネル領域に基板と同一導電型不純物
イオンを導入する工程とから成るものである。
【０００７】
【作用】本発明においては、データの書き込み工程にお
いてフォトレジストをマスクにデータを書き込み、コー
ドＮ型不純物層を形成後、同一のフォトレジストでＰ型
不純物層を作ることにより、メモリセル部の非書き込み
トランジスタ防止とパンチスルー防止が可能となり、さ
らに周辺Ｎ−ｃｈトランジスタと周辺Ｐ−ｃｈトランジ
スタのしきい値のコントロールも可能となるというもの
である。
いてフォトレジストをマスクにデータを書き込み、コー
ドＮ型不純物層を形成後、同一のフォトレジストでＰ型
不純物層を作ることにより、メモリセル部の非書き込み
トランジスタ防止とパンチスルー防止が可能となり、さ
らに周辺Ｎ−ｃｈトランジスタと周辺Ｐ−ｃｈトランジ
スタのしきい値のコントロールも可能となるというもの
である。
【０００８】
〔実施例１〕図１、図２を用いて本発明の実施例１につ
いて説明する。図１（ａ）に示すようにＰ型半導体基板
１上にイオン注入法によりＮウェル領域２、Ｐウェル領
域３を形成し、選択酸化法によりフィールド絶縁膜４を
形成後、熱酸化によりゲート絶縁膜５を形成する。引き
続きゲート電極６を０．３μｍ程度の厚さが形成後、ｎ
型不純物、例えばヒ素を周辺Ｎ−ｃｈ部とメモリセル部
に選択的に７０ｋｅＶ、３．０×１０15cm-2程度導入
し、ソース・ドレイン拡散層７を形成し、続いてＰ型不
純物、例えばボロンを周辺Ｐ−ｃｈ部に選択的に７０ｋ
ｅＶ５．０×１０15cm-2程度導入し、ソース・ドレイン
拡散層８を形成する。次に図１（ｂ）に示すようにフォ
トレジスト９をマスクにデータの書き込みのため、ゲー
ト電極（６−１，６−３，６−５）から成る特定のメモ
リセル（選択メモリセルトランジスタ）部上からデータ
の書き込みを行なう。データの書き込みにはＮ型不純
物、例えばリンを３６０ｋｅＶ、５．０×１０13cm-2程
度で導入し、コードＮ型注入層１０を形成する。
いて説明する。図１（ａ）に示すようにＰ型半導体基板
１上にイオン注入法によりＮウェル領域２、Ｐウェル領
域３を形成し、選択酸化法によりフィールド絶縁膜４を
形成後、熱酸化によりゲート絶縁膜５を形成する。引き
続きゲート電極６を０．３μｍ程度の厚さが形成後、ｎ
型不純物、例えばヒ素を周辺Ｎ−ｃｈ部とメモリセル部
に選択的に７０ｋｅＶ、３．０×１０15cm-2程度導入
し、ソース・ドレイン拡散層７を形成し、続いてＰ型不
純物、例えばボロンを周辺Ｐ−ｃｈ部に選択的に７０ｋ
ｅＶ５．０×１０15cm-2程度導入し、ソース・ドレイン
拡散層８を形成する。次に図１（ｂ）に示すようにフォ
トレジスト９をマスクにデータの書き込みのため、ゲー
ト電極（６−１，６−３，６−５）から成る特定のメモ
リセル（選択メモリセルトランジスタ）部上からデータ
の書き込みを行なう。データの書き込みにはＮ型不純
物、例えばリンを３６０ｋｅＶ、５．０×１０13cm-2程
度で導入し、コードＮ型注入層１０を形成する。
【０００９】次に図１（ｃ）に示すようにＮ型不純物注
入によりデータの書き込みの行なわれなかったメモリセ
ル（非選択メモリセルトランジスタ）のチャネル領域と
周辺Ｎ−ｃｈ，Ｐ−ｃｈ部のチャネル領域にＰ型注入層
１１を形成する。Ｐ型注入層１１の形成にはホウ素イオ
ンを（１×１０13cm-2）を用い、このときフォトレジス
ト９、ゲート電極（６−２，６−４）及びゲート絶縁膜
５を透過する程度の深さ１．４μｍ程度を満足させるた
めのエネルギー（８００ｋｅＶ程度）を選択する。また
Ｎ型不純物注入によりテータの書き込みの行なわれたメ
モリセルトランジスタのゲート電極（６−１，６−３，
６−５）直下では基板深くにＰ型注入層１１が形成され
るためトランジスタ特性に何ら影響を与えない。
入によりデータの書き込みの行なわれなかったメモリセ
ル（非選択メモリセルトランジスタ）のチャネル領域と
周辺Ｎ−ｃｈ，Ｐ−ｃｈ部のチャネル領域にＰ型注入層
１１を形成する。Ｐ型注入層１１の形成にはホウ素イオ
ンを（１×１０13cm-2）を用い、このときフォトレジス
ト９、ゲート電極（６−２，６−４）及びゲート絶縁膜
５を透過する程度の深さ１．４μｍ程度を満足させるた
めのエネルギー（８００ｋｅＶ程度）を選択する。また
Ｎ型不純物注入によりテータの書き込みの行なわれたメ
モリセルトランジスタのゲート電極（６−１，６−３，
６−５）直下では基板深くにＰ型注入層１１が形成され
るためトランジスタ特性に何ら影響を与えない。
【００１０】次に図２（ｄ）に示すように層間膜１２を
ＣＶＤ法で被着したのち熱処理を施してリフローを行な
う。リフロー条件は９００℃の窒素雰囲気中で３０分程
度である。この熱処理により、データの書き込みに用い
たＮ型不純物であるリンが熱拡散し、非選択メモリセル
トランジスタのチャネル領域まで広がり、パンチスルー
性を強める。しかしながら非選択メモリセルトランジス
タのチャネル領域に形成したＰ型注入層が、図３に示す
ようにパンチスルー特性の改善効果を示すため、メモリ
セルのデータは破壊されずにすむ。即ち、図３に、本発
明のパンチスルー特性改善図が示されており、これに
は、横軸がドレイン電圧（Ｖ）、縦軸がドレイン電流
（μＡ）でゲート電圧をＤＶとした時のドレイン電流・
電圧特性は、ホウ素注入なしのときは非選択トランジス
タのソース・ドレイン間耐圧はパンチスルー耐圧である
のに対し ホウ素８００ＫｅＶ １×１０13cm-2 のと
きは、非選択トランジスタのソース・ドレイン間耐圧は
ＰＮ接合耐圧である。
ＣＶＤ法で被着したのち熱処理を施してリフローを行な
う。リフロー条件は９００℃の窒素雰囲気中で３０分程
度である。この熱処理により、データの書き込みに用い
たＮ型不純物であるリンが熱拡散し、非選択メモリセル
トランジスタのチャネル領域まで広がり、パンチスルー
性を強める。しかしながら非選択メモリセルトランジス
タのチャネル領域に形成したＰ型注入層が、図３に示す
ようにパンチスルー特性の改善効果を示すため、メモリ
セルのデータは破壊されずにすむ。即ち、図３に、本発
明のパンチスルー特性改善図が示されており、これに
は、横軸がドレイン電圧（Ｖ）、縦軸がドレイン電流
（μＡ）でゲート電圧をＤＶとした時のドレイン電流・
電圧特性は、ホウ素注入なしのときは非選択トランジス
タのソース・ドレイン間耐圧はパンチスルー耐圧である
のに対し ホウ素８００ＫｅＶ １×１０13cm-2 のと
きは、非選択トランジスタのソース・ドレイン間耐圧は
ＰＮ接合耐圧である。
【００１１】〔実施例２〕図４は、本発明の第２の実施
例を説明するための断面図である。層間膜１２をＣＶＤ
法で約８０００オングストローム被着した後、処理を施
してリフローを行なう。リフロー条件は９００℃の窒素
雰囲気中で３０分程度で行ない、そしてコンタクト穴を
形成した後コンタクト穴部分にコンタクトＮ型注入層１
３、コンタクトＰ型注入層１４を形成する。引き続き第
１の実施例と同様に図４（ａ）（ｂ）に示したようにフ
ォトレジスト９をマスクに、特定のゲート電極６から成
るメモリセル部上からデータの書き込みを行なう。デー
タの書き込みには層間膜１２、ゲート電極（６−１，６
−３，６−５）及びゲート絶縁膜５を透過する程度の深
さ１μｍ程度を満足させる為のエネルギー（１ＭｅＶ程
度）でリンを、５．０Ｅ１３cm-3程度で導入し、コード
注入層１０を形成する。次に、その上からＰ型不純物、
例えばボロンを２ＭｅＶ１．０Ｅ１３cm-2程度で導入
し、Ｐ型不純物層９を形成する。これにより、層間膜ス
ルーでデータの書き込みと、非書き込みのパンチスルー
防止が出来、ＴＡＴ短縮と高集積化が可能となる。
例を説明するための断面図である。層間膜１２をＣＶＤ
法で約８０００オングストローム被着した後、処理を施
してリフローを行なう。リフロー条件は９００℃の窒素
雰囲気中で３０分程度で行ない、そしてコンタクト穴を
形成した後コンタクト穴部分にコンタクトＮ型注入層１
３、コンタクトＰ型注入層１４を形成する。引き続き第
１の実施例と同様に図４（ａ）（ｂ）に示したようにフ
ォトレジスト９をマスクに、特定のゲート電極６から成
るメモリセル部上からデータの書き込みを行なう。デー
タの書き込みには層間膜１２、ゲート電極（６−１，６
−３，６−５）及びゲート絶縁膜５を透過する程度の深
さ１μｍ程度を満足させる為のエネルギー（１ＭｅＶ程
度）でリンを、５．０Ｅ１３cm-3程度で導入し、コード
注入層１０を形成する。次に、その上からＰ型不純物、
例えばボロンを２ＭｅＶ１．０Ｅ１３cm-2程度で導入
し、Ｐ型不純物層９を形成する。これにより、層間膜ス
ルーでデータの書き込みと、非書き込みのパンチスルー
防止が出来、ＴＡＴ短縮と高集積化が可能となる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
データの書き込み工程においてフォトレジストをマスク
にデータを書き込み、コードＮ型不純物層を形成後、同
一のフォトレジストでＰ型不純物層を作ることにより、
メモリセル部の非書き込みトランジスタ防止とパンチス
ルー防止が可能となり、さらに周辺Ｎ−ｃｈトランジス
タと周辺Ｐ−ｃｈトランジスタのしきい値のコントロー
ルも可能となるものである。そして、コードＮ型注入層
のＮ型不純物が層間膜を形成してからの熱工程の影響に
より拡散することがなく、またゲート電極から成る非書
き込みメモリセルでパンチスルー現象が発生することが
なく、誤読み出しを起こすこともない。また、読出し専
用半導体記憶装置は市場から短納期を要求される傾向に
あり、工程数がすくないので、その要求に応じることが
できるという効果を奏するものである。
データの書き込み工程においてフォトレジストをマスク
にデータを書き込み、コードＮ型不純物層を形成後、同
一のフォトレジストでＰ型不純物層を作ることにより、
メモリセル部の非書き込みトランジスタ防止とパンチス
ルー防止が可能となり、さらに周辺Ｎ−ｃｈトランジス
タと周辺Ｐ−ｃｈトランジスタのしきい値のコントロー
ルも可能となるものである。そして、コードＮ型注入層
のＮ型不純物が層間膜を形成してからの熱工程の影響に
より拡散することがなく、またゲート電極から成る非書
き込みメモリセルでパンチスルー現象が発生することが
なく、誤読み出しを起こすこともない。また、読出し専
用半導体記憶装置は市場から短納期を要求される傾向に
あり、工程数がすくないので、その要求に応じることが
できるという効果を奏するものである。
【図１】本発明の第１の実施例による半導体記憶装置の
製造工程（ａ）（ｂ）（ｃ）の断面図
製造工程（ａ）（ｂ）（ｃ）の断面図
【図２】本発明の第１の実施例による半導体記憶装置の
製造工程［図１］に続く（ｄ）の断面図
製造工程［図１］に続く（ｄ）の断面図
【図３】本発明のパンチスルー特性改善図
【図４】本発明の第２の実施例による半導体記憶装置の
製造工程断面図
製造工程断面図
【図５】従来の半導体記憶装置の製造工程（ａ）（ｂ）
（ｃ）の断面図
（ｃ）の断面図
【図６】従来の半導体記憶装置の製造工程［図５］に続
く（ｄ）（ｅ）の断面図
く（ｄ）（ｅ）の断面図
【図７】従来の半導体記憶装置の断面図
１，１０１ Ｐ型半導体基板 ２，１０２ Ｎウェル ３，１０３ Ｐウェル ４，１０４ フィールド絶縁膜 ５，１０５ ゲート絶縁膜 ６，１１０ ゲート電極 ７，８，１１１，１１２ ソース・ドレイン拡散層 ９，１０６，１０８，１１３ フォトレジスト １０，１１４ コードＮ型注入層 １１ Ｐ型注入層 １２，１１５ 層間膜
Claims (2)
- 【請求項１】半導体記憶装置のデータの書き込み工程に
おいて、フォトレジストを選択的に開孔した特定のメモ
リセルトランジスタのチャネル領域に基板と逆導電型不
純物イオンを導入する工程と、前記フォトレジストの存
在するメモリセルトランジスタのチャネル領域に基板と
同一導電型不純物イオンを導入する工程を具備すること
を特徴とする半導体記憶装置の製造方法。 - 【請求項２】半導体記憶装置のデータの書き込み工程に
おいて、フォトレジストを選択的に開孔した特定のメモ
リセルトランジスタのチャネル領域に基板と逆導電型不
純物イオンを導入する工程と、前記フォトレジストの存
在するメモリセルトランジスタのチャネル領域及び周辺
のＮ−ｃｈ，Ｐｃｈトランジスタのチャネル領域に基板
と同一導電型不純物イオンを導入する工程を具備するこ
とを特徴とする半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277883A JP2581415B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置の製造方法 |
| US08/319,099 US5470774A (en) | 1993-10-08 | 1994-10-06 | Fabrication method of a read-only semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277883A JP2581415B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111291A JPH07111291A (ja) | 1995-04-25 |
| JP2581415B2 true JP2581415B2 (ja) | 1997-02-12 |
Family
ID=17589623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5277883A Expired - Fee Related JP2581415B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5470774A (ja) |
| JP (1) | JP2581415B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0126789B1 (ko) * | 1994-06-08 | 1998-04-02 | 김광호 | 매몰형 트랜지스터 제조방법 |
| FR2730345B1 (fr) * | 1995-02-03 | 1997-04-04 | Matra Mhs | Procede de fabrication d'une memoire morte en technologie mos, et memoire ainsi obtenue |
| JP2643907B2 (ja) * | 1995-05-12 | 1997-08-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| GB2300983A (en) * | 1995-05-13 | 1996-11-20 | Holtek Microelectronics Inc | Flexible CMOS IC layout method |
| US5585297A (en) * | 1995-05-25 | 1996-12-17 | United Microelectronics Corporation | Method of manufacture of multi-state mask ROM and multi-state mask ROM device produced thereby |
| EP0789401A3 (en) * | 1995-08-25 | 1998-09-16 | Matsushita Electric Industrial Co., Ltd. | LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method |
| JPH09270466A (ja) * | 1996-04-01 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5683925A (en) * | 1996-06-13 | 1997-11-04 | Waferscale Integration Inc. | Manufacturing method for ROM array with minimal band-to-band tunneling |
| TW329042B (en) * | 1997-02-17 | 1998-04-01 | United Microelectronics Corp | Binary ROM and its manufacturing method |
| US6037227A (en) * | 1997-06-03 | 2000-03-14 | United Microelectronics Corp. | Method of making high density mask ROM having a two level bit line |
| US6133101A (en) * | 1998-04-09 | 2000-10-17 | Texas Instruments - Acer Incorporated | Low mask count process to fabricate mask read only memory devices |
| KR100275740B1 (ko) * | 1998-08-14 | 2000-12-15 | 윤종용 | 마스크 롬 제조방법 |
| JP2000260886A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| DE19929675A1 (de) * | 1999-06-28 | 2001-04-12 | Infineon Technologies Ag | Verfahren zur Herstellung von ROM-Speicherzellen |
| KR100360398B1 (ko) * | 2000-02-24 | 2002-11-13 | 삼성전자 주식회사 | 노어형 마스크 롬 소자의 셀 어레이 영역 및 그 제조방법 |
| US6420247B1 (en) * | 2000-04-10 | 2002-07-16 | Motorola, Inc. | Method of forming structures on a semiconductor including doping profiles using thickness of photoresist |
| CN1309085C (zh) * | 2002-05-21 | 2007-04-04 | 旺宏电子股份有限公司 | 罩幕式只读存储器的结构 |
| AU2002328180A1 (en) * | 2002-08-26 | 2004-03-11 | Solid State System Co., Ltd. | Contactless mask programmable rom |
| US6835662B1 (en) * | 2003-07-14 | 2004-12-28 | Advanced Micro Devices, Inc. | Partially de-coupled core and periphery gate module process |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121877A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | Ｍｉｓ型トランジスタの製造方法 |
| US5275959A (en) * | 1986-06-25 | 1994-01-04 | Hitachi, Ltd. | Process for producing ROM |
| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
-
1993
- 1993-10-08 JP JP5277883A patent/JP2581415B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-06 US US08/319,099 patent/US5470774A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111291A (ja) | 1995-04-25 |
| US5470774A (en) | 1995-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2581415B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3059442B2 (ja) | 半導体記憶装置 | |
| US5407852A (en) | Method of making NOR-type ROM with LDD cells | |
| JPH05304277A (ja) | 半導体装置の製法 | |
| JPH0824171B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6268250B1 (en) | Efficient fabrication process for dual well type structures | |
| JPH04211178A (ja) | 半導体装置の製造方法 | |
| JP2581411B2 (ja) | 半導体記憶回路装置及びその製造方法 | |
| US5372961A (en) | Method for manufacturing a semiconductor integrated circuit device | |
| KR100513445B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0992734A (ja) | スプリットゲート型半導体装置の製造方法 | |
| JPS62265765A (ja) | 半導体装置の製造方法 | |
| JP2595058B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2679673B2 (ja) | 半導体記憶装置 | |
| JPH0855909A (ja) | 半導体集積回路とその製造方法 | |
| JPS60247975A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3120428B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0642547B2 (ja) | 不揮発性半導体メモリおよびその製造方法 | |
| JPH0828425B2 (ja) | 半導体集積回路装置 | |
| JP2742272B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH104182A (ja) | 半導体装置およびその製造方法 | |
| JP3116458B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100247225B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| JP3139633B2 (ja) | Ｍｏｓ型半導体記憶装置の製造方法 | |
| JP3492860B2 (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |