JP2566985B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、ダブル接合型の半導体レーザあるいは発
光ダイオード等の半導体装置に係り、特に活性層の周囲
が活性層よりも禁制帯幅の大きな半導体で囲まれた半導
体装置及びその製造方法に関する。The present invention relates to a semiconductor device such as a double-junction type semiconductor laser or a light emitting diode, and in particular, the periphery of the active layer is more restricted than the active layer. The present invention relates to a semiconductor device surrounded by a semiconductor having a large band width and a manufacturing method thereof.
（従来の技術） 光通信の大容量化の要求に伴ない、光源となる半導体
発光素子の高速化が望まれている。一般的に半導体発光
素子では、活性領域の特性と励起レベルとから定まる素
子固有の緩和振動周波数によって変調可能な帯域が制限
される。しかし、普通の半導体発光素子では緩和振動周
波数による制限よりも、むしろ寄生抵抗と寄生容量とか
ら定まるCR時定数によって変調可能な帯域が制限される
場合が多かった。したがって半導体発光素子の高速化に
は、寄生CRを小さくする事が重要である。このような寄
生CRが小さく高速変調が可能な半導体発光素子として、
コンストリクテッド・メサ型半導体レーザが知られてい
る。このコンストリクテッド・メサ型半導体レーザの特
長は、発光領域となる活性層を残してそれ以外の活性層
をサイドエッチングで除去することにある。このことに
よって、ｐ−ｎ接合面を挟く括れた構造とすることが可
能となり、寄生CRが小さく高速変調が可能となる。ま
た、このコンストリクテッド・メサ型構造を制御性良く
形成する方法として、発光領域の横方向のクラッドとな
る埋込み領域をエッチングストッパとして活性層のサイ
ドエッチングを行なう方法がある。この方法によれば、
コンストリクテッド・メサ型半導体レーザの高速応答と
いう利点を維持しながら、再現性、制御性、歩留りを飛
躍的に向上させることが可能である。この方法は、特公
昭61-247085号に述べられているようにDC-PBHレーザに
応用されている。以下、このDC-PBHレーザを従来例にと
って、第９図を用いて製造方法、効果および問題点につ
いて説明する。(Prior Art) With the demand for a large capacity in optical communication, there is a demand for speeding up of a semiconductor light emitting element that serves as a light source. Generally, in a semiconductor light emitting device, the band that can be modulated is limited by the relaxation oscillation frequency peculiar to the device, which is determined by the characteristics of the active region and the excitation level. However, in an ordinary semiconductor light emitting device, the band that can be modulated is often limited by the CR time constant determined by the parasitic resistance and the parasitic capacitance, rather than by the relaxation oscillation frequency. Therefore, it is important to reduce the parasitic CR in order to increase the speed of the semiconductor light emitting device. As a semiconductor light emitting element with a small parasitic CR and capable of high-speed modulation,
Known mesa type semiconductor lasers are known. The feature of this constrained mesa type semiconductor laser is that the active layer which becomes the light emitting region is left and the other active layers are removed by side etching. As a result, it is possible to form a constricted structure with the pn junction surface sandwiched therebetween, and the parasitic CR is small and high-speed modulation is possible. Further, as a method of forming this constrained mesa structure with good controllability, there is a method of side etching the active layer using a buried region which becomes a lateral cladding of the light emitting region as an etching stopper. According to this method
It is possible to dramatically improve the reproducibility, controllability, and yield while maintaining the advantage of the high speed response of the constrained mesa type semiconductor laser. This method has been applied to a DC-PBH laser as described in Japanese Patent Publication No. 61-247085. The manufacturing method, effects and problems of this DC-PBH laser will be described below with reference to FIG.
第９図は、この従来例のDC-PBHレーザの断面図を示
す。ｎ型InP基板901上にｎ型InPバッファ層902、GaInAs
P活性層903、ｐ型InPクラッド層904を第１回目の結晶成
長で積層し、次に２重の溝951,952を形成する。その
後、ｐ型InP電流ブロック層905、ｎ型InP電流閉じ込め
層906、ｐ型InP層907、ｐ型GaInAsPキャップ層908を２
回目の結晶成長で積層し、通常のDC-PBHLD構造の多層膜
ウェハとする。この後、容量の低減をはかるためのプロ
セスを行なう。すなわち、表面から活性層903に到達す
る２本の溝961,962を形成する。次に硫酸＋過酸化水素
水＋水の混合液を用いて活性層903をエッチングする
と、活性層903は溝961,962の底部のみならず、横方向に
もエッチングされて行く。FIG. 9 shows a sectional view of this conventional DC-PBH laser. n-type InP buffer layer 902, GaInAs on n-type InP substrate 901
A P active layer 903 and a p-type InP clad layer 904 are stacked in the first crystal growth, and then double grooves 951 and 952 are formed. After that, the p-type InP current blocking layer 905, the n-type InP current confinement layer 906, the p-type InP layer 907, and the p-type GaInAsP cap layer 908 are formed into two layers.
The multi-layer wafer is laminated by the crystal growth of the second time to form a normal multi-layer wafer having a DC-PBHLD structure. After that, a process for reducing the capacity is performed. That is, two grooves 961 and 962 reaching the active layer 903 from the surface are formed. Next, when the active layer 903 is etched using a mixed solution of sulfuric acid + hydrogen peroxide + water, the active layer 903 is etched not only at the bottoms of the grooves 961 and 962 but also laterally.
この混合液はGaInAsPはエッチングするがInPはほとん
どエッチングしないので、活性層903は溝951,952の側面
部までエッチングされて、エッチングは自動的に停止し
空隙911,912を形成する。この効果によって挟く括れた
発光層域の再現性、制御性、歩留り良く形成することが
可能となる。しかし、この従来例では、メサ971の隣の
補助メサ972,973の下は、エッチングを停止させる領域
が存在しないので、活性層903はどこまでもサイドエッ
チングが進んでしまい、大きい空隙913,914が生じてし
まうという問題が生じる。この後、表面全体にSiO2膜92
0を積層し、電流を流すストライブ領域980のSiO2膜920
を除去した後、表面全体にCr/Au膜を積層してｐ側電極9
21とする。裏面にはAu-Ge-Niを用いたｎ側電極922を形
成する。Since this mixed solution etches GaInAsP but hardly InP, the active layer 903 is etched up to the side surfaces of the grooves 951 and 952, and the etching is automatically stopped to form the voids 911 and 912. Due to this effect, it is possible to form the light-emitting layer region confined in a narrow manner with good reproducibility, controllability, and yield. However, in this conventional example, under the auxiliary mesas 972 and 973 next to the mesa 971, there is no region for stopping the etching, so that side etching proceeds to the active layer 903 indefinitely, resulting in large voids 913 and 914. Occurs. After this, the SiO 2 film 92 is formed on the entire surface.
SiO 2 film 920 in the stripe region 980 in which 0 is stacked and a current flows
After removing the p-side electrode, a Cr / Au film is laminated on the entire surface.
21. An n-side electrode 922 using Au-Ge-Ni is formed on the back surface.
以上の様な従来例のDC-PBH半導体レーザの場合、補助
メサ962,963の下の活性層903は広くエッチングされてし
まうので、ボンディングをとろうとすると補助メサ962,
963が崩れてしまうという問題点があった。また、この
半導体発光素子と一緒に、他の電子素子等を集積した
り、他の半導体発光素子をアレイ状に集積しようとする
と、活性層903の無制限のサイドエッチングのために集
積できなかったり、あるいは、必要以上に広い緩衝領域
をとらなければならない等の問題点があった。これらの
問題点は、DC-PBH半導体レーザに限らず、活性層をサイ
ドエッチングし挟く括れた発光領域を形成する半導体装
置においては等しく生ずるものである。In the case of the conventional DC-PBH semiconductor laser as described above, since the active layer 903 under the auxiliary mesas 962 and 963 is widely etched, the auxiliary mesas 962,
There was a problem that 963 collapsed. Further, when this semiconductor light emitting device is integrated with other electronic devices or the like, or when other semiconductor light emitting devices are attempted to be integrated into an array, they cannot be integrated due to unlimited side etching of the active layer 903, Alternatively, there is a problem that a buffer area larger than necessary must be taken. These problems occur not only in the DC-PBH semiconductor laser but also in the semiconductor device that side-etches the active layer to form a confined light emitting region.
（発明が解決しようとする問題点） 前項に述べたように、従来の活性層をサイドエッチン
グし挟く括れた発光領域を形成する半導体装置では、発
光領域となる領域以外の活性層は無制限にサイドエッチ
ングが進むという問題点があった。(Problems to be Solved by the Invention) As described in the previous section, in a conventional semiconductor device in which a light emitting region is formed by side-etching an active layer to form a constricted light emitting region, the active layer other than the region to be the light emitting region is not limited. There is a problem that side etching proceeds.
そこで本発明では、活性層をサイドエッチングで除去
する領域をスペーサ領域として分離し、この分離された
活性層から成るスペーサ領域のみをサイドエッチングで
除去することによって、電極端子もしくは他の素子との
配線を可能としたり、他の素子との集積化を可能とする
半導体装置及びその製造方法を提供することを目的とす
る。Therefore, in the present invention, the region where the active layer is removed by side etching is separated as a spacer region, and only the spacer region formed of the separated active layer is removed by side etching, so that wiring with electrode terminals or other elements is formed. It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same that enable the above-mentioned features and can be integrated with other elements.
（問題点を解決するための手段） 本発明の骨子は、活性層に対してエッチングの選択性
のある部分によって活性層を分離し、受光領域とスペー
サ領域とを電極端子もしくは他の素子との配線を可能と
するフィールド領域から分離形成し、このスペーサ領域
の活性層のみをサイドエッチングにより除去することで
ある。(Means for Solving the Problems) The gist of the present invention is to separate the active layer by a portion having etching selectivity with respect to the active layer, and to divide the light receiving region and the spacer region into electrode terminals or other elements. This is to form separately from the field region that enables wiring, and remove only the active layer in this spacer region by side etching.
（作用） 本発明によれば、メサ頂部は広くｐ−ｎ接合面は挟く
括れた構造を再現性、制御性、歩留り良く形成すること
が可能となり、小さな電極コンタクト抵抗と小さな接合
容量とを実現することができる。すなわち、寄生抵抗と
寄生容量とか小さな、したがって高速変調が可能な半導
体装置を再現性、制御性、歩留り良く得られる。(Operation) According to the present invention, it is possible to form a structure in which the top of the mesa is wide and the pn junction surface is sandwiched, with good reproducibility, controllability, and yield, and a small electrode contact resistance and a small junction capacitance are obtained. Can be realized. That is, it is possible to obtain a semiconductor device having a small parasitic resistance and a small parasitic capacitance and therefore capable of high-speed modulation with good reproducibility, controllability, and yield.
さらに、発光領域を残して活性層をサイドエッチング
で除去する際、サイドエッチングで除去するスペーサ領
域を予め規定しておくので、電極端子もしくは他の素子
との配線を可能とするフィールド領域を確保することが
でき、さらに他の素子との集積が可能となる半導体装置
が得られる。Further, when the active layer is removed by side etching while leaving the light emitting region, a spacer region to be removed by side etching is defined in advance, so that a field region that enables wiring with electrode terminals or other elements is secured. It is possible to obtain a semiconductor device which can be integrated with other elements.
（実施例） 以下、主として半導体レーザを例にとって、本発明の
実施例を図面を用いて説明する。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings, mainly taking a semiconductor laser as an example.
第１図は、本発明をInP系半導体レーザに適用した場
合の一実施例の工程断面図を示している。まず、第１図
（ａ）に示すように、ｎ型InP基板10上に、ｎ型InPバッ
ファ層11（厚さ約３μｍ）とGaInAsP活性層12（厚さ約
0.1μｍ）とｐ型InP保護層13（厚さ約0.1μｍ）を第１
回目の結晶成長で積層する。次に第１図（ｂ）に示すよ
うに、幅１μｍの溝21aと幅５μｍの溝21bを形成して活
性層12を分離し、幅１μｍの発光領域12aと幅20μｍの
スペーサ領域12bとフィールド領域12cを形成する。な
お、フィールド領域12cの活性層とその直上に積層され
た保護層は除去されていても良い。次に第１図（ｃ）に
示すように、溝21a,21bの部分に高抵抗InP埋め込み層14
を選択的に成長する。次に第１図（ｄ）に示すように、
ｐ型InPグラッド層15（平坦部での厚さ約1.5μｍ）とｐ
型GaInAsPキャップ層16（厚さ約0.5μｍ）を結晶成長で
積層して積層ウェハとする。この後、容量の低減をはか
るためのプロセスを行なう。すなわち、表面からスペー
サ領域の活性層12bに到達する溝22を形成する。この溝2
2を形成する際には、GaIn-AsPキャップ層16とその下のI
nPの各層15,13をエッチングするのに硫酸系と塩酸系の
選択エッチングを用いるので、スペーサ領域の活性層12
bの上部でエッチングを停止させることが容易にでき
る。次に、硫酸＋過酸化水素水＋水の混合液を用いてス
ペーサ領域の活性層12bをエッチングすると、スペーサ
領域の活性層12bは溝22の底部のみならず、横方向にも
エッチングされて行く。そして、この混合液のエッチン
グの選択性から、横方向のエッチングは埋め込み層14の
側面部に達したところで停止する。したがってスペーサ
領域の活性層12bのみを横方向のエッチングで除去する
ことができ、空隙23を形成する。次に第１図（ｆ）に示
すように、表面全体にSiO2膜41（厚さ約0.5μｍ）積層
し、電流を流す領域24のSiO2膜41を除去しAu/Zn/Au膜42
（厚さ約0.3μｍ）を積層してｐ側オーミック・コンタ
クトを形成し、表面全体にCr/Au膜43（厚さ約0.5μｍ）
を積層する。裏面にはAu-Ge/Au膜44（厚さ約0.5μｍ）
を積層してｎ側電極を形成する。FIG. 1 shows a process sectional view of an embodiment in which the present invention is applied to an InP semiconductor laser. First, as shown in FIG. 1A, an n-type InP buffer layer 11 (thickness: about 3 μm) and a GaInAsP active layer 12 (thickness: about 3 μm) are formed on an n-type InP substrate 10.
0.1 μm) and p-type InP protective layer 13 (thickness about 0.1 μm)
Stack by the crystal growth of the second time. Next, as shown in FIG. 1B, a groove 21a having a width of 1 μm and a groove 21b having a width of 5 μm are formed to separate the active layer 12, and a light emitting region 12a having a width of 1 μm, a spacer region 12b having a width of 20 μm and a field are formed. A region 12c is formed. Note that the active layer in the field region 12c and the protective layer laminated immediately thereabove may be removed. Next, as shown in FIG. 1 (c), the high-resistance InP burying layer 14 is formed in the grooves 21a and 21b.
Grow selectively. Next, as shown in FIG. 1 (d),
p-type InP glad layer 15 (thickness at flat part about 1.5 μm) and p
The GaInAsP cap layer 16 (about 0.5 μm thick) is laminated by crystal growth to form a laminated wafer. After that, a process for reducing the capacity is performed. That is, the groove 22 reaching the active layer 12b in the spacer region from the surface is formed. This groove 2
When forming 2, the GaIn-AsP cap layer 16 and the I below it are formed.
Since sulfuric acid-based and hydrochloric acid-based selective etching is used to etch the nP layers 15 and 13, the active layer 12 in the spacer region is
The etching can be easily stopped at the upper part of b. Next, when the active layer 12b in the spacer region is etched using a mixed solution of sulfuric acid + hydrogen peroxide + water, the active layer 12b in the spacer region is etched not only in the bottom of the groove 22 but also in the lateral direction. . Due to the etching selectivity of the mixed solution, the lateral etching is stopped when the side surface of the buried layer 14 is reached. Therefore, only the active layer 12b in the spacer region can be removed by lateral etching to form the void 23. Next, as shown in FIG. 1 (f), a SiO 2 film 41 (thickness: about 0.5 [mu] m) was laminated on the entire surface to remove the SiO 2 film 41 in the region 24 to flow a current Au / Zn / Au film 42
(Thickness about 0.3 μm) is laminated to form p-side ohmic contact, and Cr / Au film 43 (thickness about 0.5 μm) is formed on the entire surface.
Are laminated. Au-Ge / Au film 44 (thickness about 0.5 μm) on the back surface
Are laminated to form an n-side electrode.
以上の様に形成した素子の場合、ｐ−ｎ接合面が挟く
括れた構造いわゆるコンストリクテッド・メサ構想を再
現性、制御性、歩留り良く形成することができる。すな
わち、寄生抵抗と寄生容量とが小さな、したがって高速
変調が可能な半導体装置を再現性、制御性、歩留り良く
作ることが可能となる。さらに、活性層をサイドエッチ
ングする際には、予め規定したスペーサ領域のみをエッ
チング除去するので、サイドエッチングが無制限に進む
ことがない。In the case of the element formed as described above, it is possible to form a structure in which a pn junction surface is confined, that is, a so-called Restricted Mesa concept with good reproducibility, controllability, and yield. That is, it is possible to manufacture a semiconductor device having a small parasitic resistance and a small parasitic capacitance and therefore capable of high-speed modulation with good reproducibility, controllability, and yield. Further, when the active layer is side-etched, only the spacer regions defined in advance are removed by etching, so that the side-etching does not proceed indefinitely.
第２図は、受光領域12aとスペーサ領域12bとフィール
ド領域12cの平面図を示している。第２図（ａ）は一実
施例を示しており、ストライプ状の発光領域12aの両側
に、発光領域12aとフィールド領域12cとは分離して、ス
トライプ状スペーサ領域12bを設けている。また、第２
図（ｂ）は他の実施例を示しており、ストライプ状の発
光領域12aの両側に、発光領域12aとフィールド領域12c
とは分離して、島状の領域が並んだようなスペーサ領域
12bを設けている。また、第２図（ｃ）は面発光型の発
光素子に応用した例を示しており、発光領域12aを囲む
ように、発光領域12aとフィールド領域12cとは分離し
て、スペーサ領域12bを設けている。FIG. 2 shows a plan view of the light receiving region 12a, the spacer region 12b and the field region 12c. FIG. 2A shows an embodiment, in which stripe-shaped spacer regions 12b are provided on both sides of the stripe-shaped light-emitting region 12a so as to separate the light-emitting region 12a and the field region 12c. Also, the second
FIG. 2B shows another embodiment, in which the light emitting region 12a and the field region 12c are provided on both sides of the striped light emitting region 12a.
Spacer area separated from and separated by islands
12b is provided. Further, FIG. 2C shows an example applied to a surface emitting type light emitting device. A spacer region 12b is provided so as to surround the light emitting region 12a and separate the light emitting region 12a and the field region 12c. ing.
また、埋め込み層14は活性層12とエッチングの選択性
がある材料で形成されていれば良く、埋め込み層14の形
成方法には種々の方法がある。第３図は、高抵抗InP層
のかわりにｐ−ｎ逆バイアス層を積層した実施例を示し
ている。すなわち、溝21a,21bの部分にｐ型InP電流阻止
層301とｎ型InP電流閉じ込め層302を選択的に成長して
いる。第４図は、高抵抗InP層のかわりにInPクラッド層
を積層した実施例を示している。すなわち、溝21a,21b
の部分も含めてｐ型InPクラッド層15を積層している。
第５図は、高抵抗InP層のかわりにｐ−ｎ逆バイアス層
を積層した他の実施例を示している。すなわち、発光領
域12aの真上を除いてｐ型InP電流阻止層501とｎ型InP電
流閉じ込め層502を積層している。Further, the buried layer 14 may be formed of a material having etching selectivity with respect to the active layer 12, and there are various methods for forming the buried layer 14. FIG. 3 shows an embodiment in which a pn reverse bias layer is laminated instead of the high resistance InP layer. That is, the p-type InP current blocking layer 301 and the n-type InP current confinement layer 302 are selectively grown in the grooves 21a and 21b. FIG. 4 shows an embodiment in which an InP clad layer is laminated instead of the high resistance InP layer. That is, the grooves 21a, 21b
The p-type InP clad layer 15 is laminated including the above portion.
FIG. 5 shows another embodiment in which a pn reverse bias layer is laminated instead of the high resistance InP layer. That is, the p-type InP current blocking layer 501 and the n-type InP current confinement layer 502 are laminated except on the light emitting region 12a.
第６図は、本発明をInP系半導体レーザに適用した場
合の他の実施例を示している。この実施例では、活性層
を分離するのに溝を形成するのではなく、段差を設けた
基板上に活性層を積層することで活性層を分離形成して
いる。すなわち、段差を設けたｎ型InP基板10上に、ｎ
型InPバッファ層11、GaInAsP活性層12、ｐ型InPクラッ
ド層15、ｐ型GaInAsPキャップ層16を結晶成長で積層す
る。このとき、段差があるために、発光領域12aとスペ
ーサ領域12bとフィールド領域12cとが分離形成される。
次に表面からスペーサ領域の活性層12bに到達する溝22
を形成し、硫酸＋過酸化水素水＋水の混合液を用いてス
ペーサ領域の活性層12bをエッチング除去し、空隙23を
形成する。次にSiO2膜41を積層し、Au/Zn/Au膜42を積層
しｐ側オーミック・コンタクトを形成し、表面全体にCr
/Au膜43を積層する。裏面にはAu-Ge/Au膜44を積層して
ｎ側電極を形成する。以上の様に形成した素子の場合、
本発明の第１の実施例と同様の効果が、１回の結晶成長
を得ることができる。FIG. 6 shows another embodiment in which the present invention is applied to an InP semiconductor laser. In this embodiment, instead of forming a groove to separate the active layer, the active layer is formed separately by stacking the active layer on a substrate provided with a step. That is, on the n-type InP substrate 10 provided with steps, n
The type InP buffer layer 11, the GaInAsP active layer 12, the p-type InP clad layer 15, and the p-type GaInAsP cap layer 16 are laminated by crystal growth. At this time, since there is a step, the light emitting region 12a, the spacer region 12b, and the field region 12c are formed separately.
Next, the groove 22 that reaches the active layer 12b in the spacer region from the surface
Then, the active layer 12b in the spacer region is removed by etching using a mixed solution of sulfuric acid + hydrogen peroxide solution + water to form a void 23. Next, a SiO 2 film 41 is laminated, an Au / Zn / Au film 42 is laminated to form a p-side ohmic contact, and Cr is formed on the entire surface.
/ Au film 43 is laminated. An Au-Ge / Au film 44 is laminated on the back surface to form an n-side electrode. In the case of the element formed as described above,
The same effect as that of the first embodiment of the present invention can be obtained by performing crystal growth once.
また、第８図は段差の凹凸を先の実施例とは逆にした
実施例を示している。また、第７図は、ｐ−ｎ逆バイア
ス層を設けた基板に段差を設けている。すなわち、ｎ型
InP基板10上に、ｐ型InP電流阻止層801とｎ型電流閉じ
込め層802を結晶成長で積層し、次にこの積層基板に段
差を設けたものである。Further, FIG. 8 shows an embodiment in which the unevenness of the step is reversed from the previous embodiment. Further, in FIG. 7, a step is provided on the substrate provided with the pn reverse bias layer. That is, n-type
A p-type InP current blocking layer 801 and an n-type current confinement layer 802 are laminated on the InP substrate 10 by crystal growth, and then a step is formed on this laminated substrate.
本発明によれば、電極端子もしくは他の素子との配線
を可能とするフィールド領域を確保することができ、さ
らに他の素子との集積が可能となる、高速変調が可能な
高性能の半導体装置を、再現性、制御性、歩留り良く得
ることができる。According to the present invention, a high-performance semiconductor device capable of high-speed modulation, which can secure a field region capable of wiring with an electrode terminal or another element and can be integrated with another element. Can be obtained with good reproducibility, controllability and yield.
第１図は本発明の一実施例の工程断面図、第２図は一実
施例の平面図、第３図乃至第８図は本発明の他の実施例
の断面図、第９図は従来例の断面図である。 10……ｎ型InP基板、11……ｎ型InPバッファ層、12……
GaInAsP活性層、12a……発光領域、12b……スペーサ領
域、12c……フィールド領域、13……ｐ型InP保護層、15
……ｐ型InPクラッド層、16……GaInAsPキャップ層、41
……SiO2膜、42……Au/Zn/Au膜、43……Cr/Au膜、44…
…Au-Ge/Au膜。FIG. 1 is a process sectional view of an embodiment of the present invention, FIG. 2 is a plan view of the embodiment, FIGS. 3 to 8 are sectional views of other embodiments of the present invention, and FIG. It is sectional drawing of an example. 10 …… n-type InP substrate, 11 …… n-type InP buffer layer, 12 ……
GaInAsP active layer, 12a ... light emitting region, 12b ... spacer region, 12c ... field region, 13 ... p-type InP protective layer, 15
...... p-type InP clad layer, 16 …… GaInAsP cap layer, 41
…… SiO 2 film, 42 …… Au / Zn / Au film, 43 …… Cr / Au film, 44 ・ ・ ・
… Au-Ge / Au film.
Claims (5)
も禁制帯幅の大きな第１クラッド層及び第２クラッド層
によって上下を挟まれて成る半導体装置において、前記
活性領域の少なくとも左右に前記活性領域とは異なる組
成で形成されたそれぞれ２ケ所の埋込み領域と、該埋込
み領域に挟まれて形成された空隙とが、前記第１クラッ
ド層及び第２クラッド層によって上下を挟まれて成るこ
とを特徴とする半導体装置。1. A semiconductor device in which an active region contributing to light emission is vertically sandwiched by a first cladding layer and a second cladding layer having a forbidden band width larger than that of the active region. Two embedded regions each having a composition different from that of the active region and voids formed by being sandwiched between the embedded regions are vertically sandwiched by the first cladding layer and the second cladding layer. A semiconductor device characterized by:
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the void region is filled with an insulator.
層して積層半導体基板を形成する工程と、前記活性層か
らなる発光に寄与する発光領域の少なくとも左右にそれ
ぞれ２ケ所の溝を前記積層半導体基板の表面から前記活
性層を突き抜けるように形成する工程と、前記溝を形成
した前記積層半導体基板の表面を覆うように半導体層を
積層する工程と、前記２ケ所の溝によって挟まれた前記
活性層を除去する工程とを含むことを特徴とする半導体
装置の製造方法。3. A step of laminating a semiconductor layer including an active layer on a semiconductor substrate to form a laminated semiconductor substrate, and two grooves each at least on the left and right sides of a light emitting region of the active layer that contributes to light emission. The step of forming the active layer through the surface of the laminated semiconductor substrate, the step of laminating the semiconductor layer so as to cover the surface of the laminated semiconductor substrate in which the groove is formed, and the step of sandwiching between the two grooves And a step of removing the active layer.
む工程を含むことを特徴とする特許請求の範囲第３項記
載の半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, further comprising the step of selectively filling a buried layer in the groove portion.
くとも左右にそれぞれ２ケ所の段差を有する基板上に活
性層を含む半導体層を積層する工程と、前記２ケ所の段
差によって挟まれた前記活性層を除去する工程とを含む
ことを特徴とする特許請求の範囲第３項記載の半導体装
置の製造方法。5. A step of stacking a semiconductor layer including an active layer on a substrate having two steps at least on the left and right sides of a light emitting area that contributes to light emission, and the step sandwiched by the two steps. 4. The method of manufacturing a semiconductor device according to claim 3, further comprising a step of removing the active layer.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24084587A JP2566985B2 (en) | 1987-09-28 | 1987-09-28 | Semiconductor device and manufacturing method thereof |
| DE3887567T DE3887567T2 (en) | 1987-05-26 | 1988-05-25 | Semiconductor laser device and method for its manufacture. |
| EP88304737A EP0293185B1 (en) | 1987-05-26 | 1988-05-25 | Semiconductor laser device and method for manufacturing the same |
| US07/198,866 US4862474A (en) | 1987-05-26 | 1988-05-26 | Semicondutor laser device |
| US07/383,099 US4974232A (en) | 1987-05-26 | 1989-07-21 | Semiconductor laser device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24084587A JP2566985B2 (en) | 1987-09-28 | 1987-09-28 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484686A JPS6484686A (en) | 1989-03-29 |
| JP2566985B2 true JP2566985B2 (en) | 1996-12-25 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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|---|---|
| JP (1) | JP2566985B2 (en) |
-
1987
- 1987-09-28 JP JP24084587A patent/JP2566985B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPS6484686A (en) | 1989-03-29 |
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