JP2553704B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2553704B2 JP2553704B2 JP1155395A JP15539589A JP2553704B2 JP 2553704 B2 JP2553704 B2 JP 2553704B2 JP 1155395 A JP1155395 A JP 1155395A JP 15539589 A JP15539589 A JP 15539589A JP 2553704 B2 JP2553704 B2 JP 2553704B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- polysilicon layer
- oxide film
- manufacturing
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、液晶ディスプレイの駆動回路等に用いるこ
とが出来る半導体装置の製造方法に関するものである。
とが出来る半導体装置の製造方法に関するものである。
従来の技術 以下に従来行なって来た薄膜トランジスタの製造方法
について説明する。従来の製造方法を第３図に示す。初
めに、第３図（ａ）の様に石英基板31上にトランジスタ
の能動領域となるポリシリコンを形成し、選択エッチン
グを行ないパターニングされたポリシリコン層32を形成
する。次に、第３図（ｂ）の様に1100℃の温度で熱酸化
を行ないゲート酸化膜33を形成する。次に、ゲート電極
となるポリシリコンを形成し、選択エッチングを行ない
パターニングされたポリシリコン層34を形成する。次
に、第３図（ｃ）の様にゲート電極となるポリシリコン
層34直下のゲート酸化膜33以外にあるゲート酸化膜を全
てエッチングし、除去する。最後に第３図（ｄ）の様に
セルフアラインで燐イオン（P+）を注入し、ｎ型領域35
を形成し、ソース・ドレイン領域とする。又、Ｐ型トラ
ンジスタを形成する場合はボロンイオン（B+）を注入す
る。第４図に例えば、P+を注入した場合の深さ方向に対
する不純物（P+）濃度分布を示す。
について説明する。従来の製造方法を第３図に示す。初
めに、第３図（ａ）の様に石英基板31上にトランジスタ
の能動領域となるポリシリコンを形成し、選択エッチン
グを行ないパターニングされたポリシリコン層32を形成
する。次に、第３図（ｂ）の様に1100℃の温度で熱酸化
を行ないゲート酸化膜33を形成する。次に、ゲート電極
となるポリシリコンを形成し、選択エッチングを行ない
パターニングされたポリシリコン層34を形成する。次
に、第３図（ｃ）の様にゲート電極となるポリシリコン
層34直下のゲート酸化膜33以外にあるゲート酸化膜を全
てエッチングし、除去する。最後に第３図（ｄ）の様に
セルフアラインで燐イオン（P+）を注入し、ｎ型領域35
を形成し、ソース・ドレイン領域とする。又、Ｐ型トラ
ンジスタを形成する場合はボロンイオン（B+）を注入す
る。第４図に例えば、P+を注入した場合の深さ方向に対
する不純物（P+）濃度分布を示す。
発明が解決しようとする課題 しかしながら、上記のような従来の半導体装置の製造
方法では、イオン注入時の加速電圧は30KeV程度迄しか
低加速化出来ず、この時のシリコンに対するP+及びB+の
射影飛程（Ｒ・Ｐ）はおよそ0.04μｍから0.1μｍであ
る。薄膜トランジスタのポリシリコンの厚さが相互コン
ダクタンス（gm）を向上させるために数百Åであること
から、イオン注入されたP+及びB+の殆んどは石英基板に
到達してしまい、不純物としての役割を果たしていな
い。その結果、ソース・ドレイン領域のコンタクト抵抗
が高くなってしまう欠点を有していた。
方法では、イオン注入時の加速電圧は30KeV程度迄しか
低加速化出来ず、この時のシリコンに対するP+及びB+の
射影飛程（Ｒ・Ｐ）はおよそ0.04μｍから0.1μｍであ
る。薄膜トランジスタのポリシリコンの厚さが相互コン
ダクタンス（gm）を向上させるために数百Åであること
から、イオン注入されたP+及びB+の殆んどは石英基板に
到達してしまい、不純物としての役割を果たしていな
い。その結果、ソース・ドレイン領域のコンタクト抵抗
が高くなってしまう欠点を有していた。
本発明は上記欠点を鑑み、薄膜トランジスタのソース
・ドレイン領域上にゲート酸化膜を数百Å残すという工
程を含むことにより、ソース・ドレイン領域のコンタク
ト抵抗を低減できる半導体装置の製造方法を提供するも
のである。
・ドレイン領域上にゲート酸化膜を数百Å残すという工
程を含むことにより、ソース・ドレイン領域のコンタク
ト抵抗を低減できる半導体装置の製造方法を提供するも
のである。
課題を解決するための手段 上記課題を解決するために、本発明の半導体装置の製
造方法は、ポリシリコン層上に形成された酸化膜をゲー
ト電極直下以外の酸化膜のエッチング工程で酸化膜を残
し、その後イオン注入を行なうものである。
造方法は、ポリシリコン層上に形成された酸化膜をゲー
ト電極直下以外の酸化膜のエッチング工程で酸化膜を残
し、その後イオン注入を行なうものである。
作用 この構成により、注入される不純物はポリシリコン層
上の酸化膜によりある程度エネルギーを損失するため、
ポリシリコン層に達した時にはエネルギーが低減してい
る。すなわち、30KeVよりも更に低エネルギーで注入し
たことになる。そのため、数百Åの超薄膜ポリシリコン
の場合でも注入した不純物は、ポリシリコン薄膜を突き
抜け石英基板に到達するのではなく、ポリシリコン薄膜
中にとり込まれ、ポリシリコン中の不純物濃度が高くな
る。その結果、ソース・ドレイン領域のコンタクト抵抗
が従来よりも著しく低減できる。
上の酸化膜によりある程度エネルギーを損失するため、
ポリシリコン層に達した時にはエネルギーが低減してい
る。すなわち、30KeVよりも更に低エネルギーで注入し
たことになる。そのため、数百Åの超薄膜ポリシリコン
の場合でも注入した不純物は、ポリシリコン薄膜を突き
抜け石英基板に到達するのではなく、ポリシリコン薄膜
中にとり込まれ、ポリシリコン中の不純物濃度が高くな
る。その結果、ソース・ドレイン領域のコンタクト抵抗
が従来よりも著しく低減できる。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例に於けるｎ型半導体装置
の製造方法を示すものである。第１図に於いて11は石英
基板、12は薄膜トランジスタとなるポリシリコン層、13
はゲート酸化膜、14はゲート電極となるポリシリコン
層、15はｎ型不純物領域である。以上の様に構成された
半導体装置の製造方法について、以下その製造方法を説
明する。
の製造方法を示すものである。第１図に於いて11は石英
基板、12は薄膜トランジスタとなるポリシリコン層、13
はゲート酸化膜、14はゲート電極となるポリシリコン
層、15はｎ型不純物領域である。以上の様に構成された
半導体装置の製造方法について、以下その製造方法を説
明する。
まず初めに、第１図（ａ）の様に石英基板11上にポリ
シリコン層12を厚さ2000ÅにLPCVD法で成長させ、パタ
ーニングを行ない薄膜トランジスタの能動領域を形成す
る。次に、第１図（ｂ）の様にポリシリコン層12上に熱
酸化によって厚さ1300Åのゲート酸化膜13を形成し、そ
の直上にポリシリコン層14を厚さ3000Å成長させ、パタ
ーニングを行ないゲート電極を形成する。更に、フッ酸
系のエッチング液により、ゲート酸化膜13をゲート電極
直下の両側を500Å残す様にエッチングをして第１図
（ｃ）の様にする。この状態で第１図（ｄ）に示す様
に、セルフアラインでP+又はAs+をイオン注入（１×10
15dose,30Kev）し、ｎ型領域15を形成する。このｎ型領
域15は、薄膜トランジスタのソース領域及びドレイン領
域となる。イオン注入工程終了後以下は、従来から用い
られているプロセスに従ってソース電極，ドレイン電極
を形成することにより石英基板上に薄膜トランジスタが
形成できる。
シリコン層12を厚さ2000ÅにLPCVD法で成長させ、パタ
ーニングを行ない薄膜トランジスタの能動領域を形成す
る。次に、第１図（ｂ）の様にポリシリコン層12上に熱
酸化によって厚さ1300Åのゲート酸化膜13を形成し、そ
の直上にポリシリコン層14を厚さ3000Å成長させ、パタ
ーニングを行ないゲート電極を形成する。更に、フッ酸
系のエッチング液により、ゲート酸化膜13をゲート電極
直下の両側を500Å残す様にエッチングをして第１図
（ｃ）の様にする。この状態で第１図（ｄ）に示す様
に、セルフアラインでP+又はAs+をイオン注入（１×10
15dose,30Kev）し、ｎ型領域15を形成する。このｎ型領
域15は、薄膜トランジスタのソース領域及びドレイン領
域となる。イオン注入工程終了後以下は、従来から用い
られているプロセスに従ってソース電極，ドレイン電極
を形成することにより石英基板上に薄膜トランジスタが
形成できる。
以上の様にして形成した薄膜トランジスタは、ソース
・ドレイン領域上のゲート酸化膜を完全に除去せず、50
0Å残した状態でイオン注入を行なうことにより第２図
で示した様にポリシリコン層内で不純物濃度が高くな
り、ソース・ドレイン領域のコンタクト抵抗を小さくで
きる。
・ドレイン領域上のゲート酸化膜を完全に除去せず、50
0Å残した状態でイオン注入を行なうことにより第２図
で示した様にポリシリコン層内で不純物濃度が高くな
り、ソース・ドレイン領域のコンタクト抵抗を小さくで
きる。
なお、本実施例ではP+又はAs+のイオン注入によりｎ
型トランジスタとしたが、B+注入によるＰ型トランジス
タを用いても良い。
型トランジスタとしたが、B+注入によるＰ型トランジス
タを用いても良い。
発明の効果 以上の様に、本発明の特徴は薄膜トランジスタの能動
領域上に形成したゲート酸化物を、ゲート電極直下両側
の領域でわずかに残してソース・ドレイン領域のイオン
注入を行なうことにある。本発明の工程を導入すること
により、薄膜トランジスタのソース・ドレイン領域で不
純物濃度、言い換えればキャリア濃度が高くなり、ソー
ス・ドレイン各電極を形成した時、コンタクト抵抗が低
減できる。
領域上に形成したゲート酸化物を、ゲート電極直下両側
の領域でわずかに残してソース・ドレイン領域のイオン
注入を行なうことにある。本発明の工程を導入すること
により、薄膜トランジスタのソース・ドレイン領域で不
純物濃度、言い換えればキャリア濃度が高くなり、ソー
ス・ドレイン各電極を形成した時、コンタクト抵抗が低
減できる。
第１図（ａ）〜（ｄ）は本発明の実施例に於ける半導体
装置の製造方法を示す工程図、第２図は本発明の半導体
装置の製造方法を用いて、ポリシリコン層にイオン注入
した時の深さ方向の不純物濃度分布図、第３図（ａ）〜
（ｄ）は従来の半導体装置の製造方法を示す工程図、第
４図は従来の半導体装置の製造方法を用いて、ポリシリ
コン層にイオン注入した時の深さ方向の不純物濃度分布
図である。 11……石英基板、12……ポリシリコン層、13……ゲート
酸化膜、14……ゲート電極用ポリシリコン層、15……ｎ
型領域。
装置の製造方法を示す工程図、第２図は本発明の半導体
装置の製造方法を用いて、ポリシリコン層にイオン注入
した時の深さ方向の不純物濃度分布図、第３図（ａ）〜
（ｄ）は従来の半導体装置の製造方法を示す工程図、第
４図は従来の半導体装置の製造方法を用いて、ポリシリ
コン層にイオン注入した時の深さ方向の不純物濃度分布
図である。 11……石英基板、12……ポリシリコン層、13……ゲート
酸化膜、14……ゲート電極用ポリシリコン層、15……ｎ
型領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 英治 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 千田 耕司 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 昭64−54762（ＪＰ，Ａ)
Claims (1)
- 【請求項１】トランジスタとなるポリシリコン層上に、
酸化膜を形成する工程と、前記酸化膜上にゲート電極を
形成する工程と、このゲート電極直下以外の部分の酸化
膜をエッチングして薄くする工程と、前記ポリシリコン
層中にイオン注入によりソース・ドレイン領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155395A JP2553704B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155395A JP2553704B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320046A JPH0320046A (ja) | 1991-01-29 |
| JP2553704B2 true JP2553704B2 (ja) | 1996-11-13 |
Family
ID=15605021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155395A Expired - Lifetime JP2553704B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553704B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564725B2 (ja) | 1991-12-24 | 1996-12-18 | 株式会社半導体エネルギー研究所 | Ｍｏｓ型トランジスタの作製方法 |
| JP2001028447A (ja) * | 1992-04-06 | 2001-01-30 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| US6544825B1 (en) | 1992-12-26 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a MIS transistor |
| US5719065A (en) | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| US7348227B1 (en) | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TW334581B (en) | 1996-06-04 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor integrated circuit and fabrication method thereof |
| JPH1012882A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 薄膜トランジスタ及びその製造方法 |
| CN1319177C (zh) * | 1999-10-21 | 2007-05-30 | 松下电器产业株式会社 | 薄膜晶体管、其制造方法以及使用它的液晶装置和衬底 |
| SG103846A1 (en) | 2001-02-28 | 2004-05-26 | Semiconductor Energy Lab | A method of manufacturing a semiconductor device |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| KR100579188B1 (ko) * | 2004-02-12 | 2006-05-11 | 삼성에스디아이 주식회사 | 엘디디 구조를 갖는 박막트랜지스터 |
| US20070052021A1 (en) | 2005-08-23 | 2007-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, and display device, electronic device, and semiconductor device using the same |
| JP5352081B2 (ja) | 2006-12-20 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182272A (ja) * | 1982-04-19 | 1983-10-25 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS6425479A (en) * | 1987-07-21 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Manufacture of mos type semiconductor device |
| JPH02137335A (ja) * | 1988-11-18 | 1990-05-25 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
-
1989
- 1989-06-16 JP JP1155395A patent/JP2553704B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320046A (ja) | 1991-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2553704B2 (ja) | 半導体装置の製造方法 | |
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| JPS6115594B2 (ja) | ||
| JPH01225166A (ja) | 伝導度変調型ｍｏｓｆｅｔの製造方法 | |
| JP2720779B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH04196328A (ja) | 電界効果型トランジスタ | |
| JP2715479B2 (ja) | 半導体装置の製造方法 | |
| JPH0234937A (ja) | 半導体装置の製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JPS60134472A (ja) | 半導体装置製造方法 | |
| JPH0247853B2 (ja) | ||
| JP2546650B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JP3042004B2 (ja) | 半導体装置の製造方法 | |
| JP2658163B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3312384B2 (ja) | ラテラルバイポーラトランジスタとその製造方法 | |
| JP2887902B2 (ja) | 半導体装置の製造方法 | |
| JPS61198674A (ja) | 半導体装置の製造方法 | |
| JPH05102466A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPS5914903B2 (ja) | イオン注入法を用いた電界効果型トランジスタの製造方法 | |
| JPH04114476A (ja) | 半導体装置及びその製造方法 | |
| JPS6072274A (ja) | 半導体装置の製造方法 | |
| JPH06333869A (ja) | 半導体装置の製造方法 | |
| JPH05160404A (ja) | 半導体装置の製造方法 | |
| JPH0132669B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |