JP2542676B2 - ヘテロ接合バイポ―ラトランジスタ - Google Patents
ヘテロ接合バイポ―ラトランジスタInfo
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- JP2542676B2 JP2542676B2 JP63147374A JP14737488A JP2542676B2 JP 2542676 B2 JP2542676 B2 JP 2542676B2 JP 63147374 A JP63147374 A JP 63147374A JP 14737488 A JP14737488 A JP 14737488A JP 2542676 B2 JP2542676 B2 JP 2542676B2
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- bipolar transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 「発明の目的」 （産業上の利用分野） 本発明は、エミッタ領域にベース領域よりバンドギャ
ップの大きい半導体材料を用いたヘテロ接合バイポーラ
トランジスタ（HBT）に関する。
ップの大きい半導体材料を用いたヘテロ接合バイポーラ
トランジスタ（HBT）に関する。
（従来の技術） ヘテロ接合バイポーラトランジスタが高周波特性、ス
イッチング特性に優れているので、マイクロ波用トラン
ジスタや高速論理用トランジスタとして有望視されてい
る。
イッチング特性に優れているので、マイクロ波用トラン
ジスタや高速論理用トランジスタとして有望視されてい
る。
一般に、バイポーラトランジスタのスピード性能はカ
ットオフ周波数fTで表わされる。カットオフ周波数f
Tは、npnトランジスタの場合，電子の素子内走行時間の
逆数で表わされるので、高いfTを得るには電子の走行時
間を短縮する必要がある。ところで、素子内における電
子の走行時間τは、エミッタ充電時間τE、ベース走行
時間τB、コレクタ走行時間及びコレクタ充電時間τCの
和で与えられる。τBは電流密度によらずほぼ一定であ
る。又、τEは電流密度とともに減少し、105A/cm2を越
える高電流密度動作時には1psecを切るような小さな値
となる。
ットオフ周波数fTで表わされる。カットオフ周波数f
Tは、npnトランジスタの場合，電子の素子内走行時間の
逆数で表わされるので、高いfTを得るには電子の走行時
間を短縮する必要がある。ところで、素子内における電
子の走行時間τは、エミッタ充電時間τE、ベース走行
時間τB、コレクタ走行時間及びコレクタ充電時間τCの
和で与えられる。τBは電流密度によらずほぼ一定であ
る。又、τEは電流密度とともに減少し、105A/cm2を越
える高電流密度動作時には1psecを切るような小さな値
となる。
一方、τCについて検討してみると、電流密度の上昇
に伴ないコレクタ接合容量によるコレクタ充電時間は十
分小さくできるが、コレクタ走行時間は十分小さくでき
ない。
に伴ないコレクタ接合容量によるコレクタ充電時間は十
分小さくできるが、コレクタ走行時間は十分小さくでき
ない。
特に従来の一般的なp+（ベース）−n-（コレクタ）接
合を有する構造では、電子が６〜８×106cm/secの小さ
な飽和速度で空乏層を走行するため、空乏層幅が広がる
と、ほぼ単純にτCは空乏層幅に比例して増えてしま
う。このため、fTに対してはτCの寄与が一番大きくな
ってしまう。
合を有する構造では、電子が６〜８×106cm/secの小さ
な飽和速度で空乏層を走行するため、空乏層幅が広がる
と、ほぼ単純にτCは空乏層幅に比例して増えてしま
う。このため、fTに対してはτCの寄与が一番大きくな
ってしまう。
（発明が解決しようとする課題） 次に、前述のコレクタ走行時間について更に詳しく説
明する。
明する。
第11図は、ｎエミッタ−p+ベース−n-コレクタ−n+コ
レクタからなる従来構造のヘテロ接合バイポーラトラン
ジスタにおけるベース・コレクタ領域の伝導帯を表す図
である。ここで伝導帯とはΓ−バレー（valley）をさ
す。p+−n-接合では、ベース領域とコレクタ領域との境
界において伝導帯は急峻に折り曲がる。図中点線でＬ−
valleyを図示した。ベース領域からコレクタ領域に入っ
た電子は、瞬時にΓ−valleyからＬ−valleyに谷間散乱
（intervalley scattering）をおこして遷移する。谷間
散乱により波数ベクトルの向きが乱雑化して電子はスピ
ードをおとしてしまう。本発明者らが行なった、モンテ
カルロ・シミュレーションによる素子内電子のドリフト
速度分布の計算結果を、以上のことがらをより明確にす
るために第12図に示す。第12図によれば、ベース・コレ
クタ接合近傍で速度オーバーシュートを起こしている。
しかしその持続距離は500Åにも満たない。残りの空乏
層領域では、電子は６〜７×106cm/secの小さな飽和速
度で走行する。
レクタからなる従来構造のヘテロ接合バイポーラトラン
ジスタにおけるベース・コレクタ領域の伝導帯を表す図
である。ここで伝導帯とはΓ−バレー（valley）をさ
す。p+−n-接合では、ベース領域とコレクタ領域との境
界において伝導帯は急峻に折り曲がる。図中点線でＬ−
valleyを図示した。ベース領域からコレクタ領域に入っ
た電子は、瞬時にΓ−valleyからＬ−valleyに谷間散乱
（intervalley scattering）をおこして遷移する。谷間
散乱により波数ベクトルの向きが乱雑化して電子はスピ
ードをおとしてしまう。本発明者らが行なった、モンテ
カルロ・シミュレーションによる素子内電子のドリフト
速度分布の計算結果を、以上のことがらをより明確にす
るために第12図に示す。第12図によれば、ベース・コレ
クタ接合近傍で速度オーバーシュートを起こしている。
しかしその持続距離は500Åにも満たない。残りの空乏
層領域では、電子は６〜７×106cm/secの小さな飽和速
度で走行する。
電子のコレクタ走行時間を短縮する種々の提案がなさ
れているがいずれも十分満足のいくものではない。ま
ず、p+ベースとn+コレクタとの間にp-ベースを設けた構
造が提案されている（C.M.Maziar et.al.IEEE Electron
Devices Lett.Vol.EDL−7,No.8.1986.P483。この構造
では、確かに速度オーバーシュートは従来構造に比べ起
こりやすい。しかし、p-−n+接合はp+−n-接合に対応す
るため、第11図に示される従来構造の伝導帯図に示した
ように、伝導帯の傾きを急峻にしてしまう。従って、顕
著なコレクタ走行時間の短縮は期待できない。またこの
構造では耐圧が低いという別の問題がある。
れているがいずれも十分満足のいくものではない。ま
ず、p+ベースとn+コレクタとの間にp-ベースを設けた構
造が提案されている（C.M.Maziar et.al.IEEE Electron
Devices Lett.Vol.EDL−7,No.8.1986.P483。この構造
では、確かに速度オーバーシュートは従来構造に比べ起
こりやすい。しかし、p-−n+接合はp+−n-接合に対応す
るため、第11図に示される従来構造の伝導帯図に示した
ように、伝導帯の傾きを急峻にしてしまう。従って、顕
著なコレクタ走行時間の短縮は期待できない。またこの
構造では耐圧が低いという別の問題がある。
また、Electonics lett.Vol.17,No.8 1981 p301にはp
+−p-（ベース）−n-−n+（コレクタ）構造を持つヘテ
ロ接合バイポーラトランジスタが開示されている。しか
し、このHBTでは、p-ベースはHBTの動作時に完全空乏化
しているので、その伝導帯図は第11図の伝導帯図と類似
なものであり、電子のコレクタ走行時間は短縮されな
い。
+−p-（ベース）−n-−n+（コレクタ）構造を持つヘテ
ロ接合バイポーラトランジスタが開示されている。しか
し、このHBTでは、p-ベースはHBTの動作時に完全空乏化
しているので、その伝導帯図は第11図の伝導帯図と類似
なものであり、電子のコレクタ走行時間は短縮されな
い。
従来構造のヘテロ接合バイポーラトランジスタでは、
化合物半導体で顕著に現われる速度オーバーシュート効
果がほとんど生かされていない。従って、コレクタ走行
時間は高電界領域における小さな飽和速度により律速さ
れてしまうので、コレクタ空乏層幅が大きい場合には特
にヘテロ接合バイポーラトランジスタのメリットが生か
せなかった。
化合物半導体で顕著に現われる速度オーバーシュート効
果がほとんど生かされていない。従って、コレクタ走行
時間は高電界領域における小さな飽和速度により律速さ
れてしまうので、コレクタ空乏層幅が大きい場合には特
にヘテロ接合バイポーラトランジスタのメリットが生か
せなかった。
一方、バイポーラトランジスタのスピード性能を示す
ものとして、最大発振周波数fMAXという物理量がある。
最大発振周波数は、カットオフ周波数fT、コレクタ接合
容量CC、ベース抵抗RBを用いて以下のように記述でき
る。
ものとして、最大発振周波数fMAXという物理量がある。
最大発振周波数は、カットオフ周波数fT、コレクタ接合
容量CC、ベース抵抗RBを用いて以下のように記述でき
る。
最大発振周波数fMAXを大きくするには、カットオフ周
波数fTを大きくし、かつコレクタ容量CCを小さくする必
要がある。しかるに、コレクタ容量CCを小さくするため
コレクタの空乏層幅を大きくすると、コレクタ走行時間
が増加し、カットオフ周波数fTが下がってしまう。従っ
て、コレクタ空乏層幅を確保しつつ、カットオフ周波数
fTと最大発振周波数fMAXを大きくする技術が必要とされ
ている。
波数fTを大きくし、かつコレクタ容量CCを小さくする必
要がある。しかるに、コレクタ容量CCを小さくするため
コレクタの空乏層幅を大きくすると、コレクタ走行時間
が増加し、カットオフ周波数fTが下がってしまう。従っ
て、コレクタ空乏層幅を確保しつつ、カットオフ周波数
fTと最大発振周波数fMAXを大きくする技術が必要とされ
ている。
本発明は上記の点に鑑みになされたもので、電子のコ
レクタ走行時間が極めて短く、従ってカットオフ周波数
fTが極めて大きい超高速のヘテロ接合バイポーラトラン
ジスタを提供することを目的とする。
レクタ走行時間が極めて短く、従ってカットオフ周波数
fTが極めて大きい超高速のヘテロ接合バイポーラトラン
ジスタを提供することを目的とする。
また、コレクタ容量が小さく、従って最大発振周波数
が極めて高いヘテロ接合バイポーラトランジスタを提供
することを目的とする。
が極めて高いヘテロ接合バイポーラトランジスタを提供
することを目的とする。
更に、耐圧の高いヘテロ接合バイポーラトランジスタ
を提供することを目的とする。
を提供することを目的とする。
「発明の構成」 （課題を解決するための手段） 上記目的を達成するための本発明の第１のヘテロ接合
バイポーラトランジスタは、第１導電型の第１半導体
層、第１導電型の第２半導体層、第２導電型の第３半導
体層、第２導電型の第４半導体層、第１導電型の第５半
導体層の少なくとも５層が順次積層され、前記第４半導
体層と前記第５半導体層との間に前記第５半導体層のバ
ンドギャップが前記第４半導体層のものより大きいヘテ
ロ接合が形成され、前記第１、第２及び第３半導体層を
コレクタ層、前記第４半導体層をベース層、前記第５半
導体層をエミッタ層とするヘテロ接合バイポーラトラン
ジスタにおいて、 N1＞N2≧N3 （Ｉ） N3＜N4 （II） の関係を満し、ここでN1、N2、N3、N4は各々第１、第
２、第３、第４半導体層の不純物密度、ｅは単位電荷、
εは誘電率、Vbiは第２半導体層と第３半導体層間の拡
散電位差、W3は第３半導体層の厚さであることを特徴と
する。
バイポーラトランジスタは、第１導電型の第１半導体
層、第１導電型の第２半導体層、第２導電型の第３半導
体層、第２導電型の第４半導体層、第１導電型の第５半
導体層の少なくとも５層が順次積層され、前記第４半導
体層と前記第５半導体層との間に前記第５半導体層のバ
ンドギャップが前記第４半導体層のものより大きいヘテ
ロ接合が形成され、前記第１、第２及び第３半導体層を
コレクタ層、前記第４半導体層をベース層、前記第５半
導体層をエミッタ層とするヘテロ接合バイポーラトラン
ジスタにおいて、 N1＞N2≧N3 （Ｉ） N3＜N4 （II） の関係を満し、ここでN1、N2、N3、N4は各々第１、第
２、第３、第４半導体層の不純物密度、ｅは単位電荷、
εは誘電率、Vbiは第２半導体層と第３半導体層間の拡
散電位差、W3は第３半導体層の厚さであることを特徴と
する。
すなわち、本発明の第１のヘテロ接合バイポーラトラ
ンジスタは、コレクタ層を三つの半導体層で構成し、か
つベース層に最も近いコレクタ層の１つを、ベース層と
同じ導電型であってかつ０バイアス時、即ち熱平衡時に
完全空乏化しない低不純物濃度の半導体層で構成してい
る。
ンジスタは、コレクタ層を三つの半導体層で構成し、か
つベース層に最も近いコレクタ層の１つを、ベース層と
同じ導電型であってかつ０バイアス時、即ち熱平衡時に
完全空乏化しない低不純物濃度の半導体層で構成してい
る。
本発明の第１のヘテロ接合バイポーラトランジスタ
は、ベース層である第４半導体層とコレクタ層である第
３半導体層の間に前述の（II）式のような関係が成り立
っているため，ベース層とコレクタ層の間にポテンシャ
ルドロップが生じている。このポテンシャルドロップに
より、ベース層からコレクタ層へ注入された電子は大き
く加速されることになる。ここで加速された電子は、コ
レクタ層内を走行する間にも更に加速される。すなわち
コレクタを構成する第１乃至第３半導体層が（Ｉ）式で
表わされる関係を有し、かつ第１、第２半導体層が同じ
導電型であって、第２半導体層と第３半導体層は異る導
電型であるため、伝導帯がゆるやかに変化するので、電
子は大きく加速される。
は、ベース層である第４半導体層とコレクタ層である第
３半導体層の間に前述の（II）式のような関係が成り立
っているため，ベース層とコレクタ層の間にポテンシャ
ルドロップが生じている。このポテンシャルドロップに
より、ベース層からコレクタ層へ注入された電子は大き
く加速されることになる。ここで加速された電子は、コ
レクタ層内を走行する間にも更に加速される。すなわち
コレクタを構成する第１乃至第３半導体層が（Ｉ）式で
表わされる関係を有し、かつ第１、第２半導体層が同じ
導電型であって、第２半導体層と第３半導体層は異る導
電型であるため、伝導帯がゆるやかに変化するので、電
子は大きく加速される。
本発明の第１のヘテロ接合バイポーラトランジスタで
は、第３半導体層が（III）式で表わされる関係を有し
ていなければならない。（III）式の左辺は第３半導体
層の空乏層の厚さを表わしている。（III）式中の拡散
電位差Vbiは下記式（IV）により求めることができる。
は、第３半導体層が（III）式で表わされる関係を有し
ていなければならない。（III）式の左辺は第３半導体
層の空乏層の厚さを表わしている。（III）式中の拡散
電位差Vbiは下記式（IV）により求めることができる。
（IV）式中niは真性キャリア濃度である。
（III）式は第３半導体層が熱平衡状態で完全空乏化し
ていないことを意味するものである。第３半導体層が完
全空乏化してしまうと、第２半導体層と第４半導体層と
を直接接合した場合と同様の伝導帯ができるので、本発
明の目的が達成されない。
ていないことを意味するものである。第３半導体層が完
全空乏化してしまうと、第２半導体層と第４半導体層と
を直接接合した場合と同様の伝導帯ができるので、本発
明の目的が達成されない。
本発明の第２のヘテロ接合バイポーラトランジスタ
は、第１導電型の第１半導体層、第１導電型の第２半導
体層、第２導電型の第３半導体層、第２導電型の第４半
導体層、第１導電型の第５半導体層の少なくとも５層が
順次積層され、前記第４半導体層と前記第５半導体層と
の間に前記第５半導体層のバンドギャップが前記第４半
導体層のものより大きいヘテロ接合が形成され、前記第
１、第２及び第３半導体層をコレクタ層、前記第４半導
体層をベース層、前記第５半導体層をエミッタ層とし、
前記ベース層は外部ベース層を有するヘテロ接合バイポ
ーラトランジスタにおいて、 の関係を満し、ここでN1、N2、N3、N4は各々第１、第
２、第３、第４半導体層の不純物密度、ｅは単位電荷、
εは誘電率、Vbiは第２半導体層と第３半導体層間の拡
散電位差、W2は第２半導体層の厚さ、W3は第３半導体層
の厚さであって、前記外部ベース領域下の前記第２半導
体層と前記第３半導体層が高抵抗化されていることを特
徴とする。
は、第１導電型の第１半導体層、第１導電型の第２半導
体層、第２導電型の第３半導体層、第２導電型の第４半
導体層、第１導電型の第５半導体層の少なくとも５層が
順次積層され、前記第４半導体層と前記第５半導体層と
の間に前記第５半導体層のバンドギャップが前記第４半
導体層のものより大きいヘテロ接合が形成され、前記第
１、第２及び第３半導体層をコレクタ層、前記第４半導
体層をベース層、前記第５半導体層をエミッタ層とし、
前記ベース層は外部ベース層を有するヘテロ接合バイポ
ーラトランジスタにおいて、 の関係を満し、ここでN1、N2、N3、N4は各々第１、第
２、第３、第４半導体層の不純物密度、ｅは単位電荷、
εは誘電率、Vbiは第２半導体層と第３半導体層間の拡
散電位差、W2は第２半導体層の厚さ、W3は第３半導体層
の厚さであって、前記外部ベース領域下の前記第２半導
体層と前記第３半導体層が高抵抗化されていることを特
徴とする。
本発明の第３のヘテロ接合バイポーラトランジスタ
は、第１導電型の第１半導体層、第１導電型の第２半導
体層、真性な第３半導体層、第２導電型の第４半導体
層、第２導電型の第５半導体層、第１導電型の第６半導
体層の少なくとも６層が順次積層形成され、前記第５半
導体層と前記第６半導体層との間に前記第６半導体層の
バンドギャップが前記第５半導体層のものより大きいヘ
テロ接合が形成され、前記第１、第２、第３及び第４半
導体層をコレクタ層、前記第５半導体層をベース層、前
記第６半導体層をエミッタ層とするヘテロ接合バイポー
ラトランジスタにおいて、 N1＞N2 N4＜N5 の関係が満され、ここでN1、N2、N4、N5は各々第１、第
２、第４、第５半導体層の不純物密度であることを特徴
とする。
は、第１導電型の第１半導体層、第１導電型の第２半導
体層、真性な第３半導体層、第２導電型の第４半導体
層、第２導電型の第５半導体層、第１導電型の第６半導
体層の少なくとも６層が順次積層形成され、前記第５半
導体層と前記第６半導体層との間に前記第６半導体層の
バンドギャップが前記第５半導体層のものより大きいヘ
テロ接合が形成され、前記第１、第２、第３及び第４半
導体層をコレクタ層、前記第５半導体層をベース層、前
記第６半導体層をエミッタ層とするヘテロ接合バイポー
ラトランジスタにおいて、 N1＞N2 N4＜N5 の関係が満され、ここでN1、N2、N4、N5は各々第１、第
２、第４、第５半導体層の不純物密度であることを特徴
とする。
（作用） 本発明の第１のヘテロ接合バイポーラトランジスタの
作用を、npnトランジスタを例に挙げて詳細に説明す
る。
作用を、npnトランジスタを例に挙げて詳細に説明す
る。
電子速度のオーバーシュート効果は、本来物質のバン
ド構造に由来する。as等の化合物半導体の多くは、伝導
帯の最下点は（000）方位にあるΓ−valleyであり、こ
のΓ−valley上に（111）方位、（100）方位にそれぞれ
Ｌ−valley、Ｘ−valleyが存在する。Γ−valleyの底に
いた電子が電界で加速されると、その電子はΓ−valley
中で運動エネルギーを得て大きな速度を持つ。この電子
のエネルギがＬ−valleyやＸ−valleyの下端に等しいエ
ネルギー値を越えると、谷間散乱によりいづれかのvall
eyへと散乱される。谷間散乱は波数ベクトルの向きを乱
雑化する。更にＬないしＸ−valley中の電子の有効質量
は重いため、平均的な電子速度は小さな値となる。即
ち、速度オーバーシュートは、Ｘ−valleyやＬ−valley
よりも小さなエネルギを有するΓ−valleyにおいて起こ
る現象であるから、電界が大きい、即ち、伝導帯の傾き
が急峻な場合には、電子を加速するための持続距離が短
かくなってしまう。本発明の第１のヘテロ接合バイポー
ラトランジスタでは、この点を鑑み、ベース領域からコ
レクタ領域に向かって伝導帯が極力緩やかに傾斜するよ
うな構造としている。
ド構造に由来する。as等の化合物半導体の多くは、伝導
帯の最下点は（000）方位にあるΓ−valleyであり、こ
のΓ−valley上に（111）方位、（100）方位にそれぞれ
Ｌ−valley、Ｘ−valleyが存在する。Γ−valleyの底に
いた電子が電界で加速されると、その電子はΓ−valley
中で運動エネルギーを得て大きな速度を持つ。この電子
のエネルギがＬ−valleyやＸ−valleyの下端に等しいエ
ネルギー値を越えると、谷間散乱によりいづれかのvall
eyへと散乱される。谷間散乱は波数ベクトルの向きを乱
雑化する。更にＬないしＸ−valley中の電子の有効質量
は重いため、平均的な電子速度は小さな値となる。即
ち、速度オーバーシュートは、Ｘ−valleyやＬ−valley
よりも小さなエネルギを有するΓ−valleyにおいて起こ
る現象であるから、電界が大きい、即ち、伝導帯の傾き
が急峻な場合には、電子を加速するための持続距離が短
かくなってしまう。本発明の第１のヘテロ接合バイポー
ラトランジスタでは、この点を鑑み、ベース領域からコ
レクタ領域に向かって伝導帯が極力緩やかに傾斜するよ
うな構造としている。
第２図に、本発明に第１のヘテロ接合バイポーラトラ
ンジスタの構造におけるベース・コレクタ領域における
伝導帯を図示する。p+型ベース層とp-型コレクタ層の間
にはポテンシャルドロップが生じているため、ベース層
からp-コレクタ層へ注入された電子は大きく加速され
る。p-型層はベース層から注入された電子を吸い出すの
で、コレクタとしての役割を果たす。p-型層において
は、Ｌ−valleyはΓ−valleyの遥か上にあるので、ここ
で電子が速度飽和を起こすことはない。p-型層で大きな
速度を得た電子は、次にp-−n-接合による緩やかな伝導
帯変化に応じた電界で加速され、再び大きな速度を得
る。電子は加速されるほとんどの領域でΓ−valleyにい
るため、コレクタのほぼ全域で大きな速度を得ることが
できる。この構造により、電子のコレクタ走行時間は、
通常のn-型コレクタ構造のトランジスタの場合の半分以
下にできる。
ンジスタの構造におけるベース・コレクタ領域における
伝導帯を図示する。p+型ベース層とp-型コレクタ層の間
にはポテンシャルドロップが生じているため、ベース層
からp-コレクタ層へ注入された電子は大きく加速され
る。p-型層はベース層から注入された電子を吸い出すの
で、コレクタとしての役割を果たす。p-型層において
は、Ｌ−valleyはΓ−valleyの遥か上にあるので、ここ
で電子が速度飽和を起こすことはない。p-型層で大きな
速度を得た電子は、次にp-−n-接合による緩やかな伝導
帯変化に応じた電界で加速され、再び大きな速度を得
る。電子は加速されるほとんどの領域でΓ−valleyにい
るため、コレクタのほぼ全域で大きな速度を得ることが
できる。この構造により、電子のコレクタ走行時間は、
通常のn-型コレクタ構造のトランジスタの場合の半分以
下にできる。
第３図は、本発明の第１のヘテロ接合バイポーラトラ
ンジスタ内の電子のドリフト速度分布を、モンテカルロ
・シミュレーションにより計算した結果を示している。
ドリフト速度は、p+型ベース層とp-型コレクタ層の接合
部で極大になり、さらにp-型層センタ部で最大となって
いる。第３図と、従来のヘテロ接合バイポーラトランジ
スタのドリフト速度分布を示す第12図を比較すれば分る
ように、本発明にかかるコレクタの構造を採用すれば、
コレクタ空乏層全域で飽和速度をはるかに越えた大きい
ドリフト速度が得られるのである。又、以上の説明から
明らかなように、p-型コレクタ層は少なくとも０バイア
ス時に完全空乏化していてはならない。何故ならば、p-
型層が完全空乏化していれば、従来のヘテロ接合バイポ
ーラトランジスタのように伝導帯は急激に折れ曲がって
しまうからである。この結果、ヘテロ接合バイポーラト
ランジスタの特性に有益な速度オーバーシュートは起き
難くなる。又、更にp-−n-接合は電界を一様に緩和する
ため、極めて高耐圧のヘテロ接合バイポーラトランジス
タを得ることができる。
ンジスタ内の電子のドリフト速度分布を、モンテカルロ
・シミュレーションにより計算した結果を示している。
ドリフト速度は、p+型ベース層とp-型コレクタ層の接合
部で極大になり、さらにp-型層センタ部で最大となって
いる。第３図と、従来のヘテロ接合バイポーラトランジ
スタのドリフト速度分布を示す第12図を比較すれば分る
ように、本発明にかかるコレクタの構造を採用すれば、
コレクタ空乏層全域で飽和速度をはるかに越えた大きい
ドリフト速度が得られるのである。又、以上の説明から
明らかなように、p-型コレクタ層は少なくとも０バイア
ス時に完全空乏化していてはならない。何故ならば、p-
型層が完全空乏化していれば、従来のヘテロ接合バイポ
ーラトランジスタのように伝導帯は急激に折れ曲がって
しまうからである。この結果、ヘテロ接合バイポーラト
ランジスタの特性に有益な速度オーバーシュートは起き
難くなる。又、更にp-−n-接合は電界を一様に緩和する
ため、極めて高耐圧のヘテロ接合バイポーラトランジス
タを得ることができる。
以上説明したように、本発明の第１のヘテロ接合バイ
ポーラトランジスタの構造によれば、コレクタ層中の電
子の速度オーバーシュート効果を最も有効に活用できる
ので極めて短いコレクタ走行時間が得られるばかりでな
く、高耐圧の素子を得ることができる。
ポーラトランジスタの構造によれば、コレクタ層中の電
子の速度オーバーシュート効果を最も有効に活用できる
ので極めて短いコレクタ走行時間が得られるばかりでな
く、高耐圧の素子を得ることができる。
本発明の第２のヘテロ接合バイポーラトランジスタ
は、（Ｖ）式の関係を要求する。第２半導体層は、イオ
ン注入で形成される結晶損傷により高抵抗化することが
できる。外部ベース領域を除いた真性トランジスタ領域
のコレクタ空乏層幅は、ほぼ第３半導体層の厚さで決定
されるので、外部ベース領域下の第２半導体層を高抵抗
化することにより、有効にコレクタ容量を低減できる。
以下その作用を述べる。
は、（Ｖ）式の関係を要求する。第２半導体層は、イオ
ン注入で形成される結晶損傷により高抵抗化することが
できる。外部ベース領域を除いた真性トランジスタ領域
のコレクタ空乏層幅は、ほぼ第３半導体層の厚さで決定
されるので、外部ベース領域下の第２半導体層を高抵抗
化することにより、有効にコレクタ容量を低減できる。
以下その作用を述べる。
第２のヘテロ接合バイポーラトランジスタの第２半導
体層の不純物濃度は、イオン注入により容易に高抵抗化
できるような濃度に設定できる。例えば、近年の自己整
合化技術で作製されるヘテロ接合バイポーラトランジス
タでは、エミッタ幅とベース電極幅は、ほぼ等しい最小
加工寸法にできる。従って、エミッタの両側にベース電
極を設けるトランジスタの構造では、外部ベース領域の
コレクタ層を高抵抗化しないと、全体のコレクタ容量は
真性トランジスタ領域のコレクタ容量のほぼ３倍にな
る。ところで、本発明の第２のヘテロ接合バイポーラト
ランジスタの構造を採用すると、真性トランジスタ領域
のコレクタ空乏層幅はほぼ第３半導体層の厚さに一致し
ている。そこで、例えば、第２半導体層の厚さを第３半
導体層の厚さの３倍とし、外部ベース領域下の第２半導
体層と第３半導体層を高抵抗化すると、全体のコレクタ
容量は真性トランジスタ領域のコレクタ容量のほぼ1.5
倍となり、従来のヘテロ接合バイポーラトランジスタに
比べて２分の１に低減できる。
体層の不純物濃度は、イオン注入により容易に高抵抗化
できるような濃度に設定できる。例えば、近年の自己整
合化技術で作製されるヘテロ接合バイポーラトランジス
タでは、エミッタ幅とベース電極幅は、ほぼ等しい最小
加工寸法にできる。従って、エミッタの両側にベース電
極を設けるトランジスタの構造では、外部ベース領域の
コレクタ層を高抵抗化しないと、全体のコレクタ容量は
真性トランジスタ領域のコレクタ容量のほぼ３倍にな
る。ところで、本発明の第２のヘテロ接合バイポーラト
ランジスタの構造を採用すると、真性トランジスタ領域
のコレクタ空乏層幅はほぼ第３半導体層の厚さに一致し
ている。そこで、例えば、第２半導体層の厚さを第３半
導体層の厚さの３倍とし、外部ベース領域下の第２半導
体層と第３半導体層を高抵抗化すると、全体のコレクタ
容量は真性トランジスタ領域のコレクタ容量のほぼ1.5
倍となり、従来のヘテロ接合バイポーラトランジスタに
比べて２分の１に低減できる。
本発明の第３のヘテロ接合バイポーラトランジスタ
は、コレクタ層を４つの半導体層で構成している。そし
て、第２半導体層と第４半導体層との間に、不純物のド
ープされていない真性半導体からなる第３の半導体層を
設けている。この第３の半導体層の導入により、コレク
タ中の伝導帯形状をp-−n-コレクタ構造よりも緩やかな
曲線にすることができるので、コレクタ中の電界を緩和
することができる。したがって、速度オーバーシュート
の持続距離を長くできる。また、第３半導体層の導入に
より、コレクタの空乏層の幅を広げることができるの
で、コレクタ接合容量を低減できる。
は、コレクタ層を４つの半導体層で構成している。そし
て、第２半導体層と第４半導体層との間に、不純物のド
ープされていない真性半導体からなる第３の半導体層を
設けている。この第３の半導体層の導入により、コレク
タ中の伝導帯形状をp-−n-コレクタ構造よりも緩やかな
曲線にすることができるので、コレクタ中の電界を緩和
することができる。したがって、速度オーバーシュート
の持続距離を長くできる。また、第３半導体層の導入に
より、コレクタの空乏層の幅を広げることができるの
で、コレクタ接合容量を低減できる。
本発明の第３のヘテロ接合バイポーラトランジスタの
構成により生じる作用を、ｎ型エミッタを有するヘテロ
接合バイポーラトランジスタを例にとって説明する。エ
ミッタをｎ型としたとき、トランジスタの層構造は、p+
（ベース）−p-（コレクタ）−ｉ（コレクタ）−n-（コ
レクタ）−n+（コレクタ）となる。ここで、p-−ｉ−n-
構造における伝導帯形状は、p-−n-構造よりも緩やかな
変化を持っている。従って、コレクタ内での電子の速度
オーバーシュートの持続距離は長くなるので、電子のコ
レクタ走行時間は短縮され、高いカットオフ周波数fTが
得られる。また、ｉ層の導入により、コレクタ接合容量
を低減できるため、極めて高い最大発振周波数fMAXも得
ることができる。
構成により生じる作用を、ｎ型エミッタを有するヘテロ
接合バイポーラトランジスタを例にとって説明する。エ
ミッタをｎ型としたとき、トランジスタの層構造は、p+
（ベース）−p-（コレクタ）−ｉ（コレクタ）−n-（コ
レクタ）−n+（コレクタ）となる。ここで、p-−ｉ−n-
構造における伝導帯形状は、p-−n-構造よりも緩やかな
変化を持っている。従って、コレクタ内での電子の速度
オーバーシュートの持続距離は長くなるので、電子のコ
レクタ走行時間は短縮され、高いカットオフ周波数fTが
得られる。また、ｉ層の導入により、コレクタ接合容量
を低減できるため、極めて高い最大発振周波数fMAXも得
ることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、AlGaAs/GaAs系を用いた本発明の第１実施
例のヘテロ接合バイポーラトランジスタを示す断面図で
ある。このトランジスタを製造するには、半絶縁性GaAs
基板10上に、順次半導体層をエピタキシャル成長させる
ことが必要である。
例のヘテロ接合バイポーラトランジスタを示す断面図で
ある。このトランジスタを製造するには、半絶縁性GaAs
基板10上に、順次半導体層をエピタキシャル成長させる
ことが必要である。
このエピタキシャル成長法としては、分子線エピタキ
シャル法（MBE法）、又は有機金属気相成長法（MOCVD
法）が用いられる。具体的な製造条件を工程順に説明す
ると、先ず半絶縁性GaAs基板10上に、不純物としてのSi
の濃度が２×1018cm-3、厚さが5000Åのn+型GaAs層12を
エピタキシャル成長させる。n+型GaAs層12上に、不純物
濃度が２×1017cm-3、厚さが1000Åのn-GaAs層14をエピ
タキシャル成長させる。n-GaAs層14上に、不純物として
のBeの濃度が１×1017cm-3、厚さが2000Åのp-型GaAs層
16をエピタキシャル成長させる。p-型GaAs層16上に、不
純物濃度が１×1019cm-3、厚さが1000Åのp+型GaAs層18
をエピタキシャル成長させる。ここで、n+型GaAs12、n-
型GaAs層14、p-型GaAs層16はコレクタ領域となり、p+型
GaAS層18はベース領域となる。p+型GaAS層18上に、不純
物としてのSiの濃度が３×1017cm-3、厚さが500Åのｎ
型AlY Ga1-Y As層20（０≦Ｙ≦0.3）をエピタキシャル
成長させる。ｎ型AlY Ga1-Y As層20上に、不純物濃度
が３×1017cm-3、厚さが1000Åのｎ型Al0.3 Ga0.7 As
層22をエピタキシャル成長させる。ｎ型Al0.3 Ga0.7 A
s層22上に、不純物濃度が３×1017cm-3、厚さが500Åの
ｎ型AlX Ga1-X As層24（0.3≧Ｘ≧０）をエピタキシャ
ル成長させる。ｎ型AlX Ga1-X As層24上に、不純物濃
度が２×1018cm-3、厚さが1000Åのn+型GaAs層26をエピ
タキシャル成長させる。ここで、ｎ型AlY Ga1-Y As層2
0はヘテロ接合界面部のバンドギャップを滑らかに変化
させるために設けられていて、Ｙは上に行くほど大きく
なっている。従って、AlY Ga1-Y層20の組成は徐徐に変
わっている。ｎ型AlX Ga1-X As層24も同様の目的で設
けられており，これは上に行くほどＸが小さくなってい
る。ｎ型AlY Ga1 1-X As層20、ｎ型Al0.3 Ga0.7 As層
22とｎ型AlX Ga1-X As層24はエミッタ領域、n+型GaAs
層26はエミッタ・キャップ層となる。
シャル法（MBE法）、又は有機金属気相成長法（MOCVD
法）が用いられる。具体的な製造条件を工程順に説明す
ると、先ず半絶縁性GaAs基板10上に、不純物としてのSi
の濃度が２×1018cm-3、厚さが5000Åのn+型GaAs層12を
エピタキシャル成長させる。n+型GaAs層12上に、不純物
濃度が２×1017cm-3、厚さが1000Åのn-GaAs層14をエピ
タキシャル成長させる。n-GaAs層14上に、不純物として
のBeの濃度が１×1017cm-3、厚さが2000Åのp-型GaAs層
16をエピタキシャル成長させる。p-型GaAs層16上に、不
純物濃度が１×1019cm-3、厚さが1000Åのp+型GaAs層18
をエピタキシャル成長させる。ここで、n+型GaAs12、n-
型GaAs層14、p-型GaAs層16はコレクタ領域となり、p+型
GaAS層18はベース領域となる。p+型GaAS層18上に、不純
物としてのSiの濃度が３×1017cm-3、厚さが500Åのｎ
型AlY Ga1-Y As層20（０≦Ｙ≦0.3）をエピタキシャル
成長させる。ｎ型AlY Ga1-Y As層20上に、不純物濃度
が３×1017cm-3、厚さが1000Åのｎ型Al0.3 Ga0.7 As
層22をエピタキシャル成長させる。ｎ型Al0.3 Ga0.7 A
s層22上に、不純物濃度が３×1017cm-3、厚さが500Åの
ｎ型AlX Ga1-X As層24（0.3≧Ｘ≧０）をエピタキシャ
ル成長させる。ｎ型AlX Ga1-X As層24上に、不純物濃
度が２×1018cm-3、厚さが1000Åのn+型GaAs層26をエピ
タキシャル成長させる。ここで、ｎ型AlY Ga1-Y As層2
0はヘテロ接合界面部のバンドギャップを滑らかに変化
させるために設けられていて、Ｙは上に行くほど大きく
なっている。従って、AlY Ga1-Y層20の組成は徐徐に変
わっている。ｎ型AlX Ga1-X As層24も同様の目的で設
けられており，これは上に行くほどＸが小さくなってい
る。ｎ型AlY Ga1 1-X As層20、ｎ型Al0.3 Ga0.7 As層
22とｎ型AlX Ga1-X As層24はエミッタ領域、n+型GaAs
層26はエミッタ・キャップ層となる。
このように形成されたエピタキシャル・ウエハを用い
て、まず、基板10に達する素子分離用絶縁層28をH+のイ
オン注入により形成し、又トランジスタ内部のn+型GaAS
層12に達する電極間分離用絶縁層30をB+のイオン注入に
よりそれぞれ形成する。そして所定のマスクを用いて、
半導体層をp+型GaAs層18に達する深さまで選択的にエッ
チングして、ベースを露出させる。この後、全面にCVDS
iO2膜32を形成する。そして、コレクタ領域の電極コン
タクトをとるため、ウエハ表面から、n+型GaAs層12に達
する深さの選択的エッチングを行なう。この部分に薄い
AuGe層を形成し、その上にAu層を形成してコレクタ電極
34とする。更に、エミッタ領域、ベース領域のコンタク
ト孔開けを行ない、AuGe層によるエミッタ電極36、ベー
ス電極38を形成する。
て、まず、基板10に達する素子分離用絶縁層28をH+のイ
オン注入により形成し、又トランジスタ内部のn+型GaAS
層12に達する電極間分離用絶縁層30をB+のイオン注入に
よりそれぞれ形成する。そして所定のマスクを用いて、
半導体層をp+型GaAs層18に達する深さまで選択的にエッ
チングして、ベースを露出させる。この後、全面にCVDS
iO2膜32を形成する。そして、コレクタ領域の電極コン
タクトをとるため、ウエハ表面から、n+型GaAs層12に達
する深さの選択的エッチングを行なう。この部分に薄い
AuGe層を形成し、その上にAu層を形成してコレクタ電極
34とする。更に、エミッタ領域、ベース領域のコンタク
ト孔開けを行ない、AuGe層によるエミッタ電極36、ベー
ス電極38を形成する。
この様にして作られたヘテロ接合バイポーラトランジ
スタとほぼ同一構造のトランジスタにおいて、モンテカ
ルロシミュレーションにより得られる素子内ドリフト速
度分布が第３図に示されている。ここで動作条件はVCE
＝1.5V、VBE＝1.4Vとしている。従来構造のヘテロ接合
バイポーラトランジスタの素子内ドリフト速度分布を示
す第12図と比較すると、コレクタ走行時間は30％以上改
善され、約0.7psecという値が得られる。
スタとほぼ同一構造のトランジスタにおいて、モンテカ
ルロシミュレーションにより得られる素子内ドリフト速
度分布が第３図に示されている。ここで動作条件はVCE
＝1.5V、VBE＝1.4Vとしている。従来構造のヘテロ接合
バイポーラトランジスタの素子内ドリフト速度分布を示
す第12図と比較すると、コレクタ走行時間は30％以上改
善され、約0.7psecという値が得られる。
以上の第１実施例ではAlGaAa/GaAs系を用いたヘテロ
接合バイポーラトランジスタを説明したが、他の半導体
材料の組合わせを用いた場合にも同様に本発明を適用す
ることができる。また、第１実施例ではp-型コレクタ層
を均一な不純物濃度にしたが、コレクタ側に向かって濃
度勾配を設けてもよい。又、p+型ベース中で、半導体の
組成を変化させてバンドギャップに傾斜を持たせたり、
濃度の傾斜を持たせてもよい。
接合バイポーラトランジスタを説明したが、他の半導体
材料の組合わせを用いた場合にも同様に本発明を適用す
ることができる。また、第１実施例ではp-型コレクタ層
を均一な不純物濃度にしたが、コレクタ側に向かって濃
度勾配を設けてもよい。又、p+型ベース中で、半導体の
組成を変化させてバンドギャップに傾斜を持たせたり、
濃度の傾斜を持たせてもよい。
更に、コレクタ領域を比較的長くして高耐圧化を計る
と、従来構造に比べ、高速かつ高耐圧なデバイスを得る
ことができる。
と、従来構造に比べ、高速かつ高耐圧なデバイスを得る
ことができる。
次に、n-−n+型コレクタを有するヘテロ接合バイポー
ラトランジスタと、本発明によるp-−n-−n+型コレクタ
を有するヘテロ接合バイポーラトランジスタ間の特性の
相違を調査した実験について説明する。第４図に示す本
発明によるヘテロ接合バイポーラトランジスタは以下の
ようにして作製した。
ラトランジスタと、本発明によるp-−n-−n+型コレクタ
を有するヘテロ接合バイポーラトランジスタ間の特性の
相違を調査した実験について説明する。第４図に示す本
発明によるヘテロ接合バイポーラトランジスタは以下の
ようにして作製した。
第5A図に示すように、半絶縁性GaAs基板110上に、厚
さ0.5μｍのn+型GaAsコレクタ層112、キャリア密度が２
×1017cm-3で厚さが0.35μｍのn-型GaAsコレクタ層11
4、キャリア濃度が７×1016cm-3で厚さが0.15μｍのp-G
aAsコレクタ層116、キャリア密度が１×1019cm-3で厚さ
が0.1μｍのp+型AlGaAsベース層118、キャリア密度が５
×1017cm-3で厚さが0.1μｍのn-型Al0.3 Ga0.7Asエミ
ッタ層120、キャリア密度１×1019cm-3で厚さ0.05μｍ
のn+AlGalnAs層122、キャリア密度１×1019cm-3で厚さ
0.05μｍのn-型n0.5 Ga0.5AS層124をMBE法により順次
成長する。AlGaInAs層122の組成は、Al0.3 Ga0.7As層1
20の組成から段階的にIn0.5 Ga0.5 As層124の組成とな
るように、AlとGaの組成比を減少させ、Inの組成比を増
加させる。またベース層118中のAlの組成は、エミッタ
側で0.1とし、コレクタ側で０となるようにした。この
ような構造とすれば、ベース中で電子が加速されるの
で、電子のベース走行時間が短縮できる。
さ0.5μｍのn+型GaAsコレクタ層112、キャリア密度が２
×1017cm-3で厚さが0.35μｍのn-型GaAsコレクタ層11
4、キャリア濃度が７×1016cm-3で厚さが0.15μｍのp-G
aAsコレクタ層116、キャリア密度が１×1019cm-3で厚さ
が0.1μｍのp+型AlGaAsベース層118、キャリア密度が５
×1017cm-3で厚さが0.1μｍのn-型Al0.3 Ga0.7Asエミ
ッタ層120、キャリア密度１×1019cm-3で厚さ0.05μｍ
のn+AlGalnAs層122、キャリア密度１×1019cm-3で厚さ
0.05μｍのn-型n0.5 Ga0.5AS層124をMBE法により順次
成長する。AlGaInAs層122の組成は、Al0.3 Ga0.7As層1
20の組成から段階的にIn0.5 Ga0.5 As層124の組成とな
るように、AlとGaの組成比を減少させ、Inの組成比を増
加させる。またベース層118中のAlの組成は、エミッタ
側で0.1とし、コレクタ側で０となるようにした。この
ような構造とすれば、ベース中で電子が加速されるの
で、電子のベース走行時間が短縮できる。
次に、第5B図に示すように、素子間分離用の高抵抗層
128と、ベース／コレクタ間分離用の高抵抗層130をプロ
トン注入により形成する。この際、高抵抗層128を形成
するときに用いたマスク材、例えばポリイミドをエッチ
ング用のマスクとしてGaInAs層124とAlGaInAs層122の一
部をエッチングにより除去する。このようにエッチング
によりこれらの層122、124を除去するには、これらの層
122、124の禁止帯幅が狭いので、プロトン注入ではこれ
らの層122、124を高抵抗化できないからである。
128と、ベース／コレクタ間分離用の高抵抗層130をプロ
トン注入により形成する。この際、高抵抗層128を形成
するときに用いたマスク材、例えばポリイミドをエッチ
ング用のマスクとしてGaInAs層124とAlGaInAs層122の一
部をエッチングにより除去する。このようにエッチング
によりこれらの層122、124を除去するには、これらの層
122、124の禁止帯幅が狭いので、プロトン注入ではこれ
らの層122、124を高抵抗化できないからである。
次ぎに第5C図に示すように、このウエハ全面にSiO2膜
132をCVD法により0.5μｍ堆積する。第5D図に示すよう
に、このSiO2膜132上にフォトレジストを用いてベース
電極形成用のマスク140を形成する。第5E図に示すよう
に、マスク140を用いてSiO2膜132をRIE法によりエッチ
ングすると共に、ウエットエッチングによりSiO2膜132
のサイドエッチングを行なう。
132をCVD法により0.5μｍ堆積する。第5D図に示すよう
に、このSiO2膜132上にフォトレジストを用いてベース
電極形成用のマスク140を形成する。第5E図に示すよう
に、マスク140を用いてSiO2膜132をRIE法によりエッチ
ングすると共に、ウエットエッチングによりSiO2膜132
のサイドエッチングを行なう。
第5F図に示すように、マスク140とSiO2膜132とをマス
クに用いて、InGaAs層124、AlGaInAs層122とAlGaAs層12
0を選択的にウエットエッチングして、ベース層118を露
出させる。この工程でエミッタ領域142が形成される。
クに用いて、InGaAs層124、AlGaInAs層122とAlGaAs層12
0を選択的にウエットエッチングして、ベース層118を露
出させる。この工程でエミッタ領域142が形成される。
次に、第5G図に示すように、AuIn合金膜144をウエハ
全面に蒸着する。第5H図に示すように、フォトレジスト
マスク140を溶解し、リフトオフ法によりベース電極138
のパターンを形成する。第5E図と第5F図において説明し
たように、SiO2膜132がフォトレジストに対して、エミ
ッタ領域142がSiO2膜132に対してサイドエッチングされ
ているので、エミッタ領域142とベース電極138との間の
間隔はこのサイドエッチング量で決定される。従って、
上記間隔を0.1μｍから0.2μｍ程度と極めて微細なもの
にできる。
全面に蒸着する。第5H図に示すように、フォトレジスト
マスク140を溶解し、リフトオフ法によりベース電極138
のパターンを形成する。第5E図と第5F図において説明し
たように、SiO2膜132がフォトレジストに対して、エミ
ッタ領域142がSiO2膜132に対してサイドエッチングされ
ているので、エミッタ領域142とベース電極138との間の
間隔はこのサイドエッチング量で決定される。従って、
上記間隔を0.1μｍから0.2μｍ程度と極めて微細なもの
にできる。
次に、第5I図に示すように、ウエハ全面にポリイミド
樹脂からなるプレポリマ溶液をスピンコート法により塗
布し、ウエハを320℃まで段階的に加熱してポリイミド
樹脂膜146を形成する。第5J図に示すように、このポリ
イミド樹脂膜146を酸素とCF4の混合ガスを用いたプラズ
マ中で、SiO2膜132が露出するまでエッチングする。こ
の際、プレポリマ溶液が粘性を有しているので、ポリイ
ミド樹脂膜146の表面は平坦となる。従って、ベース電
極上には、ポリイミド樹脂膜146が残存する。
樹脂からなるプレポリマ溶液をスピンコート法により塗
布し、ウエハを320℃まで段階的に加熱してポリイミド
樹脂膜146を形成する。第5J図に示すように、このポリ
イミド樹脂膜146を酸素とCF4の混合ガスを用いたプラズ
マ中で、SiO2膜132が露出するまでエッチングする。こ
の際、プレポリマ溶液が粘性を有しているので、ポリイ
ミド樹脂膜146の表面は平坦となる。従って、ベース電
極上には、ポリイミド樹脂膜146が残存する。
この後、InGaAs層124の表面の自然酸化膜を除去する
ため、InGaAs層124及びポリイミド樹脂膜146の表面を弗
化アンモニウムで処理する。次に、第5K図に示すよう
に、AuGeNi合金よりなるコレクタ電極134を形成する。
このコレクタ電極134の形成方法は、第5F図から第5H図
に示したのと同様のものである。アルゴンガス中で360
℃に加熱し、ベース電極138を構成するAuInとコレクタ
電極134を構成するAuGeNiをそれぞれGaAsと合金化し
て、オーミック性コンタクトを得る。
ため、InGaAs層124及びポリイミド樹脂膜146の表面を弗
化アンモニウムで処理する。次に、第5K図に示すよう
に、AuGeNi合金よりなるコレクタ電極134を形成する。
このコレクタ電極134の形成方法は、第5F図から第5H図
に示したのと同様のものである。アルゴンガス中で360
℃に加熱し、ベース電極138を構成するAuInとコレクタ
電極134を構成するAuGeNiをそれぞれGaAsと合金化し
て、オーミック性コンタクトを得る。
次に、SiO2膜132を弗化アンモニウムと弗酸の混合溶
液で溶解し、エミッタ層124を露出させる。この露出し
たエミッタ層124上に、第5L図に示すように、リフトオ
フ法でTi/Pt/Auからなるエミッタコンタクト136を形成
する。エミッタ電極136はエミッタ領域142より0.5μｍ
大きくする。エミッタ領域142はポリイミド樹脂膜146に
より囲まれているので、エミッタ電極136とベース電極1
38とが短絡することを防止できる。また、エミッタ電極
136の合せ余裕がエミッタ領域142の外側に設けられてい
るので、エミッタ幅を合せ余裕に無関係に縮小すること
ができる。そこでこの実施例ではエミッタ幅を１μｍと
した。またベース電極138の幅は１μｍとしたので、ベ
ース／コレクタ幅を大幅に縮小できる。このようにし
て、本発明によるヘテロ接合バイポーラトランジスタが
作製された。
液で溶解し、エミッタ層124を露出させる。この露出し
たエミッタ層124上に、第5L図に示すように、リフトオ
フ法でTi/Pt/Auからなるエミッタコンタクト136を形成
する。エミッタ電極136はエミッタ領域142より0.5μｍ
大きくする。エミッタ領域142はポリイミド樹脂膜146に
より囲まれているので、エミッタ電極136とベース電極1
38とが短絡することを防止できる。また、エミッタ電極
136の合せ余裕がエミッタ領域142の外側に設けられてい
るので、エミッタ幅を合せ余裕に無関係に縮小すること
ができる。そこでこの実施例ではエミッタ幅を１μｍと
した。またベース電極138の幅は１μｍとしたので、ベ
ース／コレクタ幅を大幅に縮小できる。このようにし
て、本発明によるヘテロ接合バイポーラトランジスタが
作製された。
また、n-−n+形コレクタを有するヘテロ接合バイポー
ラトランジスタは、上記のヘテロ接合バイポーラトラン
ジスタのn-形GaAsコレクタ層114とp-型GaAsコレクタ層1
16を、キャリア密度が５×1016cm-3で厚さが0.5μｍのn
-型GaAsコレクタ層で置換えて作製した。
ラトランジスタは、上記のヘテロ接合バイポーラトラン
ジスタのn-形GaAsコレクタ層114とp-型GaAsコレクタ層1
16を、キャリア密度が５×1016cm-3で厚さが0.5μｍのn
-型GaAsコレクタ層で置換えて作製した。
このようにして、エミッタフィンガサイズが1.0μｍ
×8.5μm2の２本のフィンガSEBを有し、ベース・コレク
タ接合面積が6.0μｍ×8.5μm2のヘテロ接合バイポーラ
トランジスタが作製された。一方のトランジスタはn-−
n+型コレクタを有し、他方のトランジスタは本発明に従
いp-−n-−n+型コレクタを有している。これらのトラン
ジスタのＳパラメータを測定し、遮断周波数fTを比較し
た。その結果は、第６図に示されている。第６図によれ
ば、n-−n+コレクタを有するトランジスタでは、コレク
タ電流が10mAのとき、遮断周波数fTが55GHZであるのに
たいし、本発明によるヘテロ接合バイポーラトランジス
タでは、遮断周波数が76GHZと大幅に向上している。こ
の測定では、コレクタ・エミッタ間電圧を1.5Vとしたの
で、コレクタ空乏層の幅は、両方のトランジスタで約0.
2μｍと共通である。また、ベースとエミッタの構造も
共通なので、本発明のコレクタ構造によるトランジスタ
の遮断周波数fTの向上は、速度オーバーシュート効果に
よるコレクタ走行時間の短縮によるものであることが確
認された。また、本発明によるヘテロ接合バイポーラト
ランジスタのコレクタ耐圧BVCEOは、13Vと十分に大き
く、耐圧向上に対する本発明の有効性も合せて確認でき
た。
×8.5μm2の２本のフィンガSEBを有し、ベース・コレク
タ接合面積が6.0μｍ×8.5μm2のヘテロ接合バイポーラ
トランジスタが作製された。一方のトランジスタはn-−
n+型コレクタを有し、他方のトランジスタは本発明に従
いp-−n-−n+型コレクタを有している。これらのトラン
ジスタのＳパラメータを測定し、遮断周波数fTを比較し
た。その結果は、第６図に示されている。第６図によれ
ば、n-−n+コレクタを有するトランジスタでは、コレク
タ電流が10mAのとき、遮断周波数fTが55GHZであるのに
たいし、本発明によるヘテロ接合バイポーラトランジス
タでは、遮断周波数が76GHZと大幅に向上している。こ
の測定では、コレクタ・エミッタ間電圧を1.5Vとしたの
で、コレクタ空乏層の幅は、両方のトランジスタで約0.
2μｍと共通である。また、ベースとエミッタの構造も
共通なので、本発明のコレクタ構造によるトランジスタ
の遮断周波数fTの向上は、速度オーバーシュート効果に
よるコレクタ走行時間の短縮によるものであることが確
認された。また、本発明によるヘテロ接合バイポーラト
ランジスタのコレクタ耐圧BVCEOは、13Vと十分に大き
く、耐圧向上に対する本発明の有効性も合せて確認でき
た。
第７図、第8A乃至8L図及び第10図を参照して、本発明
の第２実施例に係るヘテロ接合バイポーラトランジスタ
を説明する。
の第２実施例に係るヘテロ接合バイポーラトランジスタ
を説明する。
第8A図に示すように、半絶縁性GaAs基板110上に、厚
さ0.5μｍのn+型GaAsコレクタ層112、キャリア密度が２
×1017cm-3で厚さが0.45μｍのn-型GaAsコレクタ層11
4、キャリア密度が７×1016cm-3で厚さが0.15μｍのp-G
aAsコレクタ層116、キャリア密度が２×1019cm-3で厚さ
が0.1μｍのp+型AlGaAsベース層118、キャリア密度が５
×1017cm-3で厚さが0.1μｍのn-型Al0.3 Ga0.7Asエミ
ッタ層120、キャリア密度１×1019cm-3で厚さ0.05μｍ
のn+AlGaInAs層122、キャリア密度１×1019cm-3で厚さ
0.05μｍのn-型In0.5 Ga0.5As層124をMBE法により順次
成長する。AlGaInAs層122の組成は、Al0.3 Ga0.7As層1
20の組成から段階的にIn0.5 Ga0.5As層124の組成とな
るように、AlとGaの組成比を減少させ、Inの組成比を増
加させる。またベース層118中のAlの組成は、エミッタ
側で0.1とし、コレクタ側の０となるようにした。この
ような構造とすれば、ベース中で電子が加速されるの
で、電子のベース走行時間が短縮できる。
さ0.5μｍのn+型GaAsコレクタ層112、キャリア密度が２
×1017cm-3で厚さが0.45μｍのn-型GaAsコレクタ層11
4、キャリア密度が７×1016cm-3で厚さが0.15μｍのp-G
aAsコレクタ層116、キャリア密度が２×1019cm-3で厚さ
が0.1μｍのp+型AlGaAsベース層118、キャリア密度が５
×1017cm-3で厚さが0.1μｍのn-型Al0.3 Ga0.7Asエミ
ッタ層120、キャリア密度１×1019cm-3で厚さ0.05μｍ
のn+AlGaInAs層122、キャリア密度１×1019cm-3で厚さ
0.05μｍのn-型In0.5 Ga0.5As層124をMBE法により順次
成長する。AlGaInAs層122の組成は、Al0.3 Ga0.7As層1
20の組成から段階的にIn0.5 Ga0.5As層124の組成とな
るように、AlとGaの組成比を減少させ、Inの組成比を増
加させる。またベース層118中のAlの組成は、エミッタ
側で0.1とし、コレクタ側の０となるようにした。この
ような構造とすれば、ベース中で電子が加速されるの
で、電子のベース走行時間が短縮できる。
次に、第8B図に示すように、素子間分離用の高抵抗層
128と、ベース／コレクタ間分離用の高抵抗層の130をプ
ロトン注入により形成する。この際、高抵抗層128を形
成するときに用いたマスク材、例えばポリイミドをエッ
チング用のマスクとしてGaInAs層124とAlGaInAs層122の
一部をエッチングにより除去する。このようにエッチン
グによりこれらの層122、124を除去するのは、これらの
層122、124の禁止帯幅が狭いので、プロトン注入ではこ
れらの層122、124を高抵抗化できないからである。
128と、ベース／コレクタ間分離用の高抵抗層の130をプ
ロトン注入により形成する。この際、高抵抗層128を形
成するときに用いたマスク材、例えばポリイミドをエッ
チング用のマスクとしてGaInAs層124とAlGaInAs層122の
一部をエッチングにより除去する。このようにエッチン
グによりこれらの層122、124を除去するのは、これらの
層122、124の禁止帯幅が狭いので、プロトン注入ではこ
れらの層122、124を高抵抗化できないからである。
次ぎに第8C図に示すように、このウエハ全面にSiO2膜
132をCVD法により0.5μｍ堆積する。第8D図に示すよう
に、このSiO2膜132上にフォトレジストを用いてベース
電極形成用のマスク140を形成する。第8E図に示すよう
に、マスク140を用いてSiO2膜132をRIE法によりエッチ
ングすると共に、ウエットエッチングによりSiO2膜132
のサイドエッチングを行なう。更に、フォトレジストマ
スク140とSiO2膜132とをマスクに用いて、プロトンを加
速電圧110KeV、注入量２×1013cm-2の条件で照射し、外
部ベース領域下のp-GaAsコレクタ層116及びn-GaAsコレ
クタ層114に高抵抗領域148を形成する。
132をCVD法により0.5μｍ堆積する。第8D図に示すよう
に、このSiO2膜132上にフォトレジストを用いてベース
電極形成用のマスク140を形成する。第8E図に示すよう
に、マスク140を用いてSiO2膜132をRIE法によりエッチ
ングすると共に、ウエットエッチングによりSiO2膜132
のサイドエッチングを行なう。更に、フォトレジストマ
スク140とSiO2膜132とをマスクに用いて、プロトンを加
速電圧110KeV、注入量２×1013cm-2の条件で照射し、外
部ベース領域下のp-GaAsコレクタ層116及びn-GaAsコレ
クタ層114に高抵抗領域148を形成する。
次に第8F図に示すように、フォトレジストマスク140
とSiO2132とをマスクに用いて、InGaAs層124、AlGaInAs
層122とAlGaAs層120を選択的にウエットエッチングし
て、ベース層118を露出させる。この工程でエミッタ領
域142が形成される。
とSiO2132とをマスクに用いて、InGaAs層124、AlGaInAs
層122とAlGaAs層120を選択的にウエットエッチングし
て、ベース層118を露出させる。この工程でエミッタ領
域142が形成される。
次に、第8G図に示すように、AuIn合金膜144をウエハ
全面に蒸着する。第8H図に示すように、フォトレジスト
マスク140を溶解し、リフトオフ法によりベース電極138
のパターンを形成する。第8E図と第8F図において説明し
たように、SiO2膜132がフォトレジストに対して、エミ
ッタ領域142がSiO2膜132に対してサイドエッチングされ
ているので、エミッタ領域142とベース電極138との間の
間隔はこのサイドエッチング量で決定される。従って、
上記間隔を0.1μｍから0.2μｍ程度と極めて微細なもの
にできる。
全面に蒸着する。第8H図に示すように、フォトレジスト
マスク140を溶解し、リフトオフ法によりベース電極138
のパターンを形成する。第8E図と第8F図において説明し
たように、SiO2膜132がフォトレジストに対して、エミ
ッタ領域142がSiO2膜132に対してサイドエッチングされ
ているので、エミッタ領域142とベース電極138との間の
間隔はこのサイドエッチング量で決定される。従って、
上記間隔を0.1μｍから0.2μｍ程度と極めて微細なもの
にできる。
次に、第8I図に示すように、ウエハ全面にポリイミド
樹脂からなるプレポリマ溶液をスピンコート法により塗
布し、ウエハを320℃まで段階的に加熱してポリイミド
樹脂膜146を形成する。第8J図に示すように、このポリ
イミド樹脂膜146を酸素とCF4の混合ガスを用いたプラズ
マ中で、SiO2膜132が露出するまでエッチングする。こ
の際、プレポリマ溶液が粘性を有しているので、ポリイ
ミド樹脂膜146の表面は平坦となる。従って、ベース電
極上には、ポリイミド樹脂膜146が残存する。
樹脂からなるプレポリマ溶液をスピンコート法により塗
布し、ウエハを320℃まで段階的に加熱してポリイミド
樹脂膜146を形成する。第8J図に示すように、このポリ
イミド樹脂膜146を酸素とCF4の混合ガスを用いたプラズ
マ中で、SiO2膜132が露出するまでエッチングする。こ
の際、プレポリマ溶液が粘性を有しているので、ポリイ
ミド樹脂膜146の表面は平坦となる。従って、ベース電
極上には、ポリイミド樹脂膜146が残存する。
この後、InGaAs層124の表面の自然酸化膜を除去する
ため、InGaAs層124及びポリイミド樹脂膜146の表面を弗
化アンモニウムで処理する。次に、第8K図に示すよう
に、AuGeNi合金よりなるコレクタ電極134を形成する。
このコレクタ電極134の形成方法は、第8F図から第8H図
に示したのと同様のものである。アルゴンガス中で360
℃に加熱し、ベース電極138を構成するAuInとコレクタ
電極134を構成するAuGeNiをそれぞれGaAsと合金化し
て、オーミック性コンタクトを得る。
ため、InGaAs層124及びポリイミド樹脂膜146の表面を弗
化アンモニウムで処理する。次に、第8K図に示すよう
に、AuGeNi合金よりなるコレクタ電極134を形成する。
このコレクタ電極134の形成方法は、第8F図から第8H図
に示したのと同様のものである。アルゴンガス中で360
℃に加熱し、ベース電極138を構成するAuInとコレクタ
電極134を構成するAuGeNiをそれぞれGaAsと合金化し
て、オーミック性コンタクトを得る。
次に、SiO2膜132を弗化アンモニウムと弗酸の混合溶
液で溶解し、エミッタ層124を露出させる。この露出し
たエミッタ層124上に、第8L図に示すように、リフトオ
フ法でTi/Pt/Auからなるエミッタコンタクト136を形成
する。エミッタ電極136はエミッタ領域142より0.5μｍ
大きくする。エミッタ領域142はポリイミド樹脂膜146に
より囲まれているので、エミッタ電極136とベース電極1
38とが短絡することを防止できる。また、エミッタ電極
136の合せ余裕がエミッタ領域142の外側に設けられてい
るので、エミッタ幅を合せ余裕に無関係に縮小すること
ができる。そこでこの実施例ではエミッタ幅を１μｍと
した。またベース電極138の幅は１μｍとしたので、ベ
ース／コレクタ幅を大幅に縮小できる。このようにし
て、第７図に示す本発明によるヘテロ接合バイポーラト
ランジスタが作製された。
液で溶解し、エミッタ層124を露出させる。この露出し
たエミッタ層124上に、第8L図に示すように、リフトオ
フ法でTi/Pt/Auからなるエミッタコンタクト136を形成
する。エミッタ電極136はエミッタ領域142より0.5μｍ
大きくする。エミッタ領域142はポリイミド樹脂膜146に
より囲まれているので、エミッタ電極136とベース電極1
38とが短絡することを防止できる。また、エミッタ電極
136の合せ余裕がエミッタ領域142の外側に設けられてい
るので、エミッタ幅を合せ余裕に無関係に縮小すること
ができる。そこでこの実施例ではエミッタ幅を１μｍと
した。またベース電極138の幅は１μｍとしたので、ベ
ース／コレクタ幅を大幅に縮小できる。このようにし
て、第７図に示す本発明によるヘテロ接合バイポーラト
ランジスタが作製された。
このようにして、エミッタが1.0μｍ×8.5μm2の２本
のフィンガを有し、ベース・コレクタ接合面積が6.0μ
ｍ×8.5μm2のヘテロ接合バイポーラトランジスタを作
製し、Ｓパラメータの測定から、トランジスタの最大発
振周波数fMAXを求めた。またGaAsからなるn-−n+型コレ
クタを有するヘテロ接合バイポーラトランジスタと、ウ
エハ構造が第３実施例と同一であって高抵抗領域148を
有しないヘテロ接合バイポーラトランジスタも作製し、
それらの最大発振周波数fMAXをも求めた。その結果を第
９図に示す。曲線αは第３実施例のヘテロ接合バイポー
ラトランジスタの特性を、曲線βは高抵抗領域を有しな
いヘテロ接合バイポーラトランジスタの特性を、曲線γ
はn-−n+型コレクタを有するヘテロ接合バイポーラトラ
ンジスタの特性を示している。本実施例によるヘテロ接
合バイポーラトランジスタは、他のヘテロ接合バイポー
ラトランジスタに比較して、カットオフ周波数fTが大き
く、コレクタ容量が小さいため、最大発振周波数fMAXが
最も大きくなっている。その値は120GHZにも達してい
る。
のフィンガを有し、ベース・コレクタ接合面積が6.0μ
ｍ×8.5μm2のヘテロ接合バイポーラトランジスタを作
製し、Ｓパラメータの測定から、トランジスタの最大発
振周波数fMAXを求めた。またGaAsからなるn-−n+型コレ
クタを有するヘテロ接合バイポーラトランジスタと、ウ
エハ構造が第３実施例と同一であって高抵抗領域148を
有しないヘテロ接合バイポーラトランジスタも作製し、
それらの最大発振周波数fMAXをも求めた。その結果を第
９図に示す。曲線αは第３実施例のヘテロ接合バイポー
ラトランジスタの特性を、曲線βは高抵抗領域を有しな
いヘテロ接合バイポーラトランジスタの特性を、曲線γ
はn-−n+型コレクタを有するヘテロ接合バイポーラトラ
ンジスタの特性を示している。本実施例によるヘテロ接
合バイポーラトランジスタは、他のヘテロ接合バイポー
ラトランジスタに比較して、カットオフ周波数fTが大き
く、コレクタ容量が小さいため、最大発振周波数fMAXが
最も大きくなっている。その値は120GHZにも達してい
る。
第10図を参照して、本発明に係る第３実施例のヘテロ
接合バイポーラトランジスタを説明する。先ず半絶縁性
GaAs基板10上に、不純物としてのSiの濃度が２×1018cm
-3、厚さが5000Åのn+型GaAs層12をエピタキシャル成長
させる。n+型GaAs層12上に、不純物濃度が２×1017c
m-3、厚さが1500Åのn-GaAs層14をエピタキシャル成長
させる。n-GaAs層14上に、厚さ500Åの高純度GaAs層50
をエピタキシャル成長させる。高純度GaAs層50上に、不
純物としてのBeの濃度が１×1017cm-3、厚さが1500Åの
p-型GaAs層16をエピタキシャル成長させる。p-型GaAs層
16上に、不純物濃度が１×1019cm-3、厚さが1000Åのp+
型GaAs層18をエピタキシャル成長させる。ここで、n+型
GaAs12、n-型GaAs層14、高純度GaAs層50、p-型GaAs層16
はコレクタ領域となり、p+型GaAs層18はベース領域とな
る。p+型GaAS層18上に、不純物としてのSiの濃度が３×
1017cm-3、厚さが500Åのｎ型AlY Ga1-YAs層20（０≦
Ｙ≦0.3）をエピタキシャル成長させる。ｎ型AlY Ga
1-YAs層20上に、不純物濃度が３×1017cm-3、厚さが100
0Åのｎ型Al0.3 Ga0.7As層22をエピタキシャル成長さ
せる。ｎ型Al0.3 Ga0.7As層22上に、不純物濃度が３×
1017cm-3、厚さが500Åのｎ型AlX Ga1-XAs層24（0.3≧
Ｘ≧０）をエピタキシャル成長させる。ｎ型AlX Ga1-X
As層24上に、不純物濃度が２×1018cm-3、厚さが1000Å
のｎ型GaAs層26をエピタキシャル成長させる。ここで、
ｎ型AlY Ga1-YAs層20はヘテロ接合界面部のバンドギャ
ップを滑らかに変化させるために設けられていて、Ｙは
上に行くほど大きくなっている。従って、AlY Ca1-YAs
層20の組成は徐徐に変わっている。ｎ型AlX Ga1-XAs層
24も同様の目的で設けられており、これは上に行くほど
Ｘが小さくなっている。ｎ型AlY Ga1-YAs層20、ｎ型Al
0.3 Ga0.7As層22とｎ型AlX Ga1-XAs層24はエミッタ領
域、n+GaAs層26はエミッタ・キャップ層となる。
接合バイポーラトランジスタを説明する。先ず半絶縁性
GaAs基板10上に、不純物としてのSiの濃度が２×1018cm
-3、厚さが5000Åのn+型GaAs層12をエピタキシャル成長
させる。n+型GaAs層12上に、不純物濃度が２×1017c
m-3、厚さが1500Åのn-GaAs層14をエピタキシャル成長
させる。n-GaAs層14上に、厚さ500Åの高純度GaAs層50
をエピタキシャル成長させる。高純度GaAs層50上に、不
純物としてのBeの濃度が１×1017cm-3、厚さが1500Åの
p-型GaAs層16をエピタキシャル成長させる。p-型GaAs層
16上に、不純物濃度が１×1019cm-3、厚さが1000Åのp+
型GaAs層18をエピタキシャル成長させる。ここで、n+型
GaAs12、n-型GaAs層14、高純度GaAs層50、p-型GaAs層16
はコレクタ領域となり、p+型GaAs層18はベース領域とな
る。p+型GaAS層18上に、不純物としてのSiの濃度が３×
1017cm-3、厚さが500Åのｎ型AlY Ga1-YAs層20（０≦
Ｙ≦0.3）をエピタキシャル成長させる。ｎ型AlY Ga
1-YAs層20上に、不純物濃度が３×1017cm-3、厚さが100
0Åのｎ型Al0.3 Ga0.7As層22をエピタキシャル成長さ
せる。ｎ型Al0.3 Ga0.7As層22上に、不純物濃度が３×
1017cm-3、厚さが500Åのｎ型AlX Ga1-XAs層24（0.3≧
Ｘ≧０）をエピタキシャル成長させる。ｎ型AlX Ga1-X
As層24上に、不純物濃度が２×1018cm-3、厚さが1000Å
のｎ型GaAs層26をエピタキシャル成長させる。ここで、
ｎ型AlY Ga1-YAs層20はヘテロ接合界面部のバンドギャ
ップを滑らかに変化させるために設けられていて、Ｙは
上に行くほど大きくなっている。従って、AlY Ca1-YAs
層20の組成は徐徐に変わっている。ｎ型AlX Ga1-XAs層
24も同様の目的で設けられており、これは上に行くほど
Ｘが小さくなっている。ｎ型AlY Ga1-YAs層20、ｎ型Al
0.3 Ga0.7As層22とｎ型AlX Ga1-XAs層24はエミッタ領
域、n+GaAs層26はエミッタ・キャップ層となる。
このように形成されたエピタキシャル・ウエハを用い
て、まず、基板10に達する素子分離用絶縁層28をH+のイ
オン注入により形成し、又トランジスタ内部のn+型GaAs
層12に達する電極間分離用絶縁層30をB+のイオン注入に
よりそれぞれ形成する。そして所定のマスクを用いて、
半導体層をp+型GaAs層18に達する深さまで選択的にエッ
チングして、ベースを露出させる。この後、全面にCVDS
iO2膜32を形成する。そして、コレクタ領域の電極コン
タクトをとるため、ウエハ表面から、n+型GaAs層12に達
する深さの選択的エッチングを行なう。この部分に薄い
AuGe層を形成し、その上にAu層を形成してコレクタ電極
34とする。更に、エミッタ領域、ベース領域のコンタク
ト孔開けを行ない、AuGe層によるエミッタ電極36、ベー
ス電極38を形成する。
て、まず、基板10に達する素子分離用絶縁層28をH+のイ
オン注入により形成し、又トランジスタ内部のn+型GaAs
層12に達する電極間分離用絶縁層30をB+のイオン注入に
よりそれぞれ形成する。そして所定のマスクを用いて、
半導体層をp+型GaAs層18に達する深さまで選択的にエッ
チングして、ベースを露出させる。この後、全面にCVDS
iO2膜32を形成する。そして、コレクタ領域の電極コン
タクトをとるため、ウエハ表面から、n+型GaAs層12に達
する深さの選択的エッチングを行なう。この部分に薄い
AuGe層を形成し、その上にAu層を形成してコレクタ電極
34とする。更に、エミッタ領域、ベース領域のコンタク
ト孔開けを行ない、AuGe層によるエミッタ電極36、ベー
ス電極38を形成する。
このようにして作られたヘテロ接合バイポーラトラン
ジスタと同一構造のトランジスタにおいて、モンテカル
ロシュミレーションによりコレクタ走行時間を計算した
ところ、コレクタ走行時間は約0.7psecであった。この
値は、500Åの真性半導体層50がないp-−n-−n+型コレ
クタを有する第１実施例のヘテロ接合バイポーラトラン
ジスタの値とほぼ同じ値である。また、コレクタ接合容
量は、真性半導体層50がない第１実施例のヘテロ接合バ
イポーラトランジスタでは7.04×10-8F/cm2であるのに
対し、500Åの真性半導体層50を導入したこの実施例の
ヘテロ接合バイポーラトランジスタでは6.68×10-8F/cm
2であって、この値は約５％ほど小さくできた。
ジスタと同一構造のトランジスタにおいて、モンテカル
ロシュミレーションによりコレクタ走行時間を計算した
ところ、コレクタ走行時間は約0.7psecであった。この
値は、500Åの真性半導体層50がないp-−n-−n+型コレ
クタを有する第１実施例のヘテロ接合バイポーラトラン
ジスタの値とほぼ同じ値である。また、コレクタ接合容
量は、真性半導体層50がない第１実施例のヘテロ接合バ
イポーラトランジスタでは7.04×10-8F/cm2であるのに
対し、500Åの真性半導体層50を導入したこの実施例の
ヘテロ接合バイポーラトランジスタでは6.68×10-8F/cm
2であって、この値は約５％ほど小さくできた。
以上の第３実施例におけるコレクタ接合容量の改善率
は小さいように見えるが、これは不純物濃度や膜厚が必
ずしも最適な値に設定されていないことによるものであ
り、上記パラメータを適当に選択することにより、更に
コレクタ容量を小さくすることは可能である。
は小さいように見えるが、これは不純物濃度や膜厚が必
ずしも最適な値に設定されていないことによるものであ
り、上記パラメータを適当に選択することにより、更に
コレクタ容量を小さくすることは可能である。
その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
「効果」 以上述べたように、本発明によれば、速度オーバーシ
ュート効果を十分に発揮してコレクタ走行時間の極めて
小さい超高速のヘテロ接合バイポーラトランジスタを実
現できる。またコレクタ容量を減少できるので、高いカ
ットオフ周波数及び高い最大遮断周波数を有する超高速
のヘテロ接合バイポーラトランジスタの実現が可能とな
った。
ュート効果を十分に発揮してコレクタ走行時間の極めて
小さい超高速のヘテロ接合バイポーラトランジスタを実
現できる。またコレクタ容量を減少できるので、高いカ
ットオフ周波数及び高い最大遮断周波数を有する超高速
のヘテロ接合バイポーラトランジスタの実現が可能とな
った。
第１図は本発明の第１実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第２図は第１実施例のヘテロ
接合バイポーラトランジスタにおける伝導帯図、第３図
は第１実施例のヘテロ接合バイポーラトランジスタにお
ける電子のドリフト速度分布を示す図、第４図は本発明
の第１実施例の変形例に係るヘテロ接合バイポーラトラ
ンジスタの斜視図、第5A乃至第5L図は前記変形例の製造
工程を示す図、第６図はコレクタ電流とカットオフ周波
数の関係を示す図、第７図は本発明の第２実施例に係る
ヘテロ接合バイポーラトランジスタの斜視図、第8A乃至
第8L図は前記第２実施例のヘテロ接合バイポーラトラン
ジスタの製造工程を示す図、第９図はコレクタ電流密度
と最大発振周波数の関係を示す図、第10図は本発明に係
る第３実施例のヘテロ接合バイポーラトランジスタの断
面図、第11図は従来のヘテロ接合バイポーラトランジス
タにおける伝導帯図、第12図は従来のヘテロ接合バイポ
ーラトランジスタにおける電子のドリフト速度分布を示
す図である。 10…GaAs基板、12…n+型GaAs層、14…n-型GaAs層、16…
p-型GaAs層、18…p+型GaAs層、20…ｎ型AlY Ga1-YAs
層、22…ｎ型Al0.3 Ga0.7 As層、24…ｎ型AlX Ga1-XA
s層、26…ｎ型GaAs層、28…素子分離用絶縁層、30…電
極間分離用絶縁層、32…CVDSiO2膜、34…コレクタ電
極、36…エミッタ電極、38…ベース電極、50…高純度Ga
As層、140…マスク、144…AuIn合金膜、146…ポリイミ
ド樹脂膜、148…高抵抗領域
ランジスタを示す断面図、第２図は第１実施例のヘテロ
接合バイポーラトランジスタにおける伝導帯図、第３図
は第１実施例のヘテロ接合バイポーラトランジスタにお
ける電子のドリフト速度分布を示す図、第４図は本発明
の第１実施例の変形例に係るヘテロ接合バイポーラトラ
ンジスタの斜視図、第5A乃至第5L図は前記変形例の製造
工程を示す図、第６図はコレクタ電流とカットオフ周波
数の関係を示す図、第７図は本発明の第２実施例に係る
ヘテロ接合バイポーラトランジスタの斜視図、第8A乃至
第8L図は前記第２実施例のヘテロ接合バイポーラトラン
ジスタの製造工程を示す図、第９図はコレクタ電流密度
と最大発振周波数の関係を示す図、第10図は本発明に係
る第３実施例のヘテロ接合バイポーラトランジスタの断
面図、第11図は従来のヘテロ接合バイポーラトランジス
タにおける伝導帯図、第12図は従来のヘテロ接合バイポ
ーラトランジスタにおける電子のドリフト速度分布を示
す図である。 10…GaAs基板、12…n+型GaAs層、14…n-型GaAs層、16…
p-型GaAs層、18…p+型GaAs層、20…ｎ型AlY Ga1-YAs
層、22…ｎ型Al0.3 Ga0.7 As層、24…ｎ型AlX Ga1-XA
s層、26…ｎ型GaAs層、28…素子分離用絶縁層、30…電
極間分離用絶縁層、32…CVDSiO2膜、34…コレクタ電
極、36…エミッタ電極、38…ベース電極、50…高純度Ga
As層、140…マスク、144…AuIn合金膜、146…ポリイミ
ド樹脂膜、148…高抵抗領域
Claims (3)
- 【請求項１】第１導電型の第１半導体層、第１導電型の
第２半導体層、第２導電型の第３半導体層、第２導電型
の第４半導体層、第１導電型の第５半導体層の少なくと
も５層が順次積層され、前記第４半導体層と前記第５半
導体層との間に前記第５半導体層のバンドギャップが前
記第４半導体層のものより大きいヘテロ接合が形成さ
れ、前記第１、第２及び第３半導体層をコレクタ層、前
記第４半導体層をベース層、前記第５半導体層をエミッ
タ層とするヘテロバイポーラトランジスタにおいて、 N1＞N2≧N3 N3＜N4 の関係を満し、ここでN1、N2、N3、N4は各々第１、第
２、第３、第４半導体層の不純物密度、ｅは単位電荷、
εは誘電率、Vbiは第２半導体層と第３半導体層間の拡
散電位差、W3は第３半導体層の厚さであることを特徴と
するヘテロ接合バイポーラトランジスタ。 - 【請求項２】第１導電型の第１半導体層、第１導電型の
第２半導体層、第２導電型の第３半導体層、第２導電型
の第４半導体層、第１導電型の第５半導体層の少なくと
も５層が順次積層され、前記第４半導体層と前記第５半
導体層との間に前記第５半導体層のバンドギャップが前
記第４半導体層のものより大きいヘテロ接合が形成さ
れ、前記第１、第２及び第３半導体層をコレクタ層、前
記第４半導体層をベース層、前記第５半導体層をエミッ
タ層とし、前記ベース層は外部ベース層を有するヘテロ
接合バイポーラトランジスタにおいて、 N1＞N2≧N3 N3＜N4 W2＞W3 の関係を満たし、ここでN1、N2、N3、N4は各々第１、第
２、第３、第４半導体層の不純物密度、ｅは単位電荷、
εは誘電率、Vbiは第２半導体層と第３半導体層間の拡
散電位差、W2は第２半導体層の厚さ、W3は第３半導体層
の厚さであって、前記外部ベース領域下の前記第２半導
体層と前記第３半導体層が高抵抗化されていることを特
徴とするヘテロ接合バイポーラトランジスタ。 - 【請求項３】第１導電型の第１半導体層、第１導電型の
第２半導体層、真性な第３半導体層、第２導電型の第４
半導体層、第２導電型の第５半導体層、第１導電型の第
６半導体層の少なくとも６層が順次積層形成され、前記
第５半導体層と前記第６半導体層との間に前記第６半導
体層のバンドギャップが前記第５半導体層のものより大
きいヘテロ接合が形成され、前記第１、第２、第３及び
第４半導体層をコレクタ層、前記第５半導体層をベース
層、前記第６半導体層をエミッタ層とするヘテロ接合バ
イポーラトランジスタにおいて、 N1＞N2 N4＜N5 の関係が満され、ここでN1、N2、N4、N5は各々第１、第
２、第４、第５半導体層の不純物密度であることを特徴
とするヘテロ接合バイポーラトランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147374A JP2542676B2 (ja) | 1987-07-02 | 1988-06-15 | ヘテロ接合バイポ―ラトランジスタ |
| EP88305978A EP0297886B1 (en) | 1987-07-02 | 1988-06-29 | Heterojunction bipolar transistor |
| DE88305978T DE3884292T2 (de) | 1987-07-02 | 1988-06-29 | Bipolarer Transistor mit Heteroübergang. |
| US07/214,058 US4933732A (en) | 1987-07-02 | 1988-06-30 | Heterojunction bipolar transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-165861 | 1987-07-02 | ||
| JP16586187 | 1987-07-02 | ||
| JP63147374A JP2542676B2 (ja) | 1987-07-02 | 1988-06-15 | ヘテロ接合バイポ―ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103869A JPH01103869A (ja) | 1989-04-20 |
| JP2542676B2 true JP2542676B2 (ja) | 1996-10-09 |
Family
ID=26477940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147374A Expired - Lifetime JP2542676B2 (ja) | 1987-07-02 | 1988-06-15 | ヘテロ接合バイポ―ラトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4933732A (ja) |
| EP (1) | EP0297886B1 (ja) |
| JP (1) | JP2542676B2 (ja) |
| DE (1) | DE3884292T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2851044B2 (ja) * | 1988-03-30 | 1999-01-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US5198689A (en) * | 1988-11-30 | 1993-03-30 | Fujitsu Limited | Heterojunction bipolar transistor |
| JP2860138B2 (ja) * | 1989-03-29 | 1999-02-24 | キヤノン株式会社 | 半導体装置およびこれを用いた光電変換装置 |
| US5212103A (en) * | 1989-05-11 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making a heterojunction bipolar transistor |
| JPH02297942A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2804095B2 (ja) * | 1989-07-10 | 1998-09-24 | 株式会社東芝 | ヘテロ接合バイボーラトランジスタ |
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| EP0416166B1 (de) * | 1989-09-08 | 1996-01-17 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Heterobipolartransistors mit Separation des Kollektoranschlusses |
| JPH03105925A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体装置 |
| JPH03218681A (ja) * | 1989-11-24 | 1991-09-26 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ |
| DE69032597T2 (de) * | 1990-02-20 | 1999-03-25 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Bipolartransistor mit Heteroübergang |
| KR950010283B1 (ko) * | 1990-05-31 | 1995-09-12 | 캐논 가부시끼가이샤 | 매립전극을 가지는 반도체장치 및 그의 제조방법 |
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| US5270223A (en) * | 1991-06-28 | 1993-12-14 | Texas Instruments Incorporated | Multiple layer wide bandgap collector structure for bipolar transistors |
| JPH05109753A (ja) * | 1991-08-16 | 1993-04-30 | Toshiba Corp | バイポーラトランジスタ |
| US5365477A (en) * | 1992-06-16 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Dynamic random access memory device |
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| JP2958213B2 (ja) * | 1993-06-08 | 1999-10-06 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタ |
| US5721437A (en) * | 1993-06-08 | 1998-02-24 | Sharp Kabushiki Kaisha | Heterojunction-type bipolar transistor with ballast resistance layer |
| DE19718624A1 (de) * | 1997-05-02 | 1998-11-05 | Daimler Benz Ag | Heterobipolartransistor mit Mehrschicht-Emitterstruktur |
| DE19834491A1 (de) | 1998-07-31 | 2000-02-03 | Daimler Chrysler Ag | Anordnung und Verfahren zur Herstellung eines Heterobipolartransistors |
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| US9461153B2 (en) | 2011-11-16 | 2016-10-04 | Skyworks Solutions, Inc. | Devices and methods related to a barrier for metallization of a gallium based semiconductor |
| US9847407B2 (en) | 2011-11-16 | 2017-12-19 | Skyworks Solutions, Inc. | Devices and methods related to a gallium arsenide Schottky diode having low turn-on voltage |
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| US11024728B2 (en) * | 2019-02-15 | 2021-06-01 | Qualcomm Incorporated | Monolithic self-aligned heterojunction bipolar transistor (HBT) and complementary metal-oxide-semiconductor (CMOS) |
| KR102288129B1 (ko) | 2020-02-06 | 2021-08-10 | 주식회사 토비스 | 버튼 복합 구조물 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4750025A (en) * | 1981-12-04 | 1988-06-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | Depletion stop transistor |
| US4593305A (en) * | 1983-05-17 | 1986-06-03 | Kabushiki Kaisha Toshiba | Heterostructure bipolar transistor |
-
1988
- 1988-06-15 JP JP63147374A patent/JP2542676B2/ja not_active Expired - Lifetime
- 1988-06-29 DE DE88305978T patent/DE3884292T2/de not_active Expired - Fee Related
- 1988-06-29 EP EP88305978A patent/EP0297886B1/en not_active Expired - Lifetime
- 1988-06-30 US US07/214,058 patent/US4933732A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0297886A2 (en) | 1989-01-04 |
| US4933732A (en) | 1990-06-12 |
| DE3884292T2 (de) | 1994-02-17 |
| DE3884292D1 (de) | 1993-10-28 |
| EP0297886A3 (en) | 1989-12-13 |
| EP0297886B1 (en) | 1993-09-22 |
| JPH01103869A (ja) | 1989-04-20 |
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Legal Events
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