JP2541313B2 - デュアルｐｌｌ装置 - Google Patents
デュアルｐｌｌ装置Info
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- JP2541313B2 JP2541313B2 JP1197461A JP19746189A JP2541313B2 JP 2541313 B2 JP2541313 B2 JP 2541313B2 JP 1197461 A JP1197461 A JP 1197461A JP 19746189 A JP19746189 A JP 19746189A JP 2541313 B2 JP2541313 B2 JP 2541313B2
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- JP
- Japan
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- output
- phase frequency
- reference clock
- input
- frequency comparator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は周波数シンセサイザーに使用され、PLLを２
組備えたデュアルPLL装置に関する。
組備えたデュアルPLL装置に関する。
［従来の技術］ 従来、この種のデュアルPLL装置においては、第３図
に示すように、電圧制御発振器（VCO;Voltage Controle
d Oscillater）出力分周器１の分周出力ｂが位相周波数
比較器２の一方の入力端に入力され、基準クロック発生
器９の基準クロックｃが位相周波数比較器２の他方の入
力端に入力される。位相周波数比較器２の出力はループ
フィルタ３に入力され、ループフィルタ３の出力はVCO4
に入力される。そして、VCO4からVCO発振出力ａが出力
され、これらのVCO出力分周器１、位相周波数比較器
２、ループフィルタ３及びVCO4から第１のPLLが構成さ
れている。第２のPLLも同様にVCO出力分周器５、位相周
波数比較器６、ループフィルタ７及びVCO8から構成され
る。なお、ｄは分周出力、ｅはVCO発振出力である。基
準クロック発生器９の出力である基準クロックｃは位相
周波数比較器２及び６へ共通に入力されている。
に示すように、電圧制御発振器（VCO;Voltage Controle
d Oscillater）出力分周器１の分周出力ｂが位相周波数
比較器２の一方の入力端に入力され、基準クロック発生
器９の基準クロックｃが位相周波数比較器２の他方の入
力端に入力される。位相周波数比較器２の出力はループ
フィルタ３に入力され、ループフィルタ３の出力はVCO4
に入力される。そして、VCO4からVCO発振出力ａが出力
され、これらのVCO出力分周器１、位相周波数比較器
２、ループフィルタ３及びVCO4から第１のPLLが構成さ
れている。第２のPLLも同様にVCO出力分周器５、位相周
波数比較器６、ループフィルタ７及びVCO8から構成され
る。なお、ｄは分周出力、ｅはVCO発振出力である。基
準クロック発生器９の出力である基準クロックｃは位相
周波数比較器２及び６へ共通に入力されている。
［発明が解決しようとする課題］ 上述した従来のデュアルPLL装置は、２つの位相周波
数比較器2,6の基準クロック入力には共通の基準クロッ
ク発生器９から同一の基準クロックｃが入力されている
ため、各位相周波数比較器2,6の論理回路は同じタイミ
ングで動作を行うことになる。
数比較器2,6の基準クロック入力には共通の基準クロッ
ク発生器９から同一の基準クロックｃが入力されている
ため、各位相周波数比較器2,6の論理回路は同じタイミ
ングで動作を行うことになる。
PLLにおいては、ループがロックしている時点で、つ
まり位相周波数比較器2,6の２つの入力信号の位相差が
殆ど零の状態での位相周波数比較器2,6の動作は論理レ
ベル（ディジタル）ではなく、アナログ量で考える必要
がある。
まり位相周波数比較器2,6の２つの入力信号の位相差が
殆ど零の状態での位相周波数比較器2,6の動作は論理レ
ベル（ディジタル）ではなく、アナログ量で考える必要
がある。
一方、近年、高速ロジック回路では、スイッチング動
作時の雑音による回路の誤動作が問題点としてとり上げ
られているが、前述の位相周波数比較器2,6も例外では
なく、論理レベルの動作自体が必要とするアナログ的な
動作に影響を及ぼす。つまり、位相周波数比較器はフリ
ップフロップ（Ｆ・Ｆ）とゲート回路からなる入力から
出力へ帰還をかけた回路と考えることができ、位相周波
数比較器2,6の２つの比較入力の位相が略々一致し、PLL
がロックしている状態において、位相周波数比較器2,6
では帰還回路の総遅延量が出力のアナログ量を支配す
る。このため、比較入力信号により一斉に各ゲートが動
作を行うと、大きな突入電流により電源電位及び接地電
位がゆらぎ、ゲート回路のしきい値がゆれてしまう。こ
の状態では、もはや遅延時間の中にこのゆらぎ成分を取
り込んでしまう。これは位相ジッタと基準クロックの周
期に応じたサイドロープ特性を悪化させる。デュアルPL
L装置では、２つの位相周波数比較器の基準クロックを
同一とすれば、同じタイミングで突入電流が発生するた
め、相互干渉誤差は増大し、位相ジッタ及びサイドロー
プ特性は更に悪化するという問題点がある。
作時の雑音による回路の誤動作が問題点としてとり上げ
られているが、前述の位相周波数比較器2,6も例外では
なく、論理レベルの動作自体が必要とするアナログ的な
動作に影響を及ぼす。つまり、位相周波数比較器はフリ
ップフロップ（Ｆ・Ｆ）とゲート回路からなる入力から
出力へ帰還をかけた回路と考えることができ、位相周波
数比較器2,6の２つの比較入力の位相が略々一致し、PLL
がロックしている状態において、位相周波数比較器2,6
では帰還回路の総遅延量が出力のアナログ量を支配す
る。このため、比較入力信号により一斉に各ゲートが動
作を行うと、大きな突入電流により電源電位及び接地電
位がゆらぎ、ゲート回路のしきい値がゆれてしまう。こ
の状態では、もはや遅延時間の中にこのゆらぎ成分を取
り込んでしまう。これは位相ジッタと基準クロックの周
期に応じたサイドロープ特性を悪化させる。デュアルPL
L装置では、２つの位相周波数比較器の基準クロックを
同一とすれば、同じタイミングで突入電流が発生するた
め、相互干渉誤差は増大し、位相ジッタ及びサイドロー
プ特性は更に悪化するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、位相周波数比較器相互間の干渉をなくすことがで
き、位相ジッタ特性及びサイドロープ特性をシングルPL
Lの場合の特性と同一にすることができるデュアルPLL回
路を提供することを目的とする。
て、位相周波数比較器相互間の干渉をなくすことがで
き、位相ジッタ特性及びサイドロープ特性をシングルPL
Lの場合の特性と同一にすることができるデュアルPLL回
路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るデュアルPLL装置は、共通の基準クロッ
ク発生器と、第１及び第２のPLLとを有する。第１のPLL
は、前記基準クロック発生器からの基準クロックが入力
される第１の位相周波数比較器と、この第１の位相周波
数比較器の出力が入力される第１のループフィルタと、
この第１のループフィルタの出力が入力される電圧制御
発振器とから構成される。また、第２のPLLは、前記基
準クロック発生器からの基準クロックが入力される遅延
回路と、この遅延回路の出力が入力される第２の位相周
波数比較器と、この第２の位相周波数比較器の出力が入
力される第２のループフィルタと、この第２のループフ
ィルタの出力が入力される第２の電圧制御発振器とから
構成される。そして、前記基準クロック発生器の出力
を、第２のPLLの第２の位相周波数比較器へは前記遅延
回路を介して供給し、第１のPLLの第１の位相周波数比
較器へは前記遅延回路を介さずに直接供給することを特
徴とする。
ク発生器と、第１及び第２のPLLとを有する。第１のPLL
は、前記基準クロック発生器からの基準クロックが入力
される第１の位相周波数比較器と、この第１の位相周波
数比較器の出力が入力される第１のループフィルタと、
この第１のループフィルタの出力が入力される電圧制御
発振器とから構成される。また、第２のPLLは、前記基
準クロック発生器からの基準クロックが入力される遅延
回路と、この遅延回路の出力が入力される第２の位相周
波数比較器と、この第２の位相周波数比較器の出力が入
力される第２のループフィルタと、この第２のループフ
ィルタの出力が入力される第２の電圧制御発振器とから
構成される。そして、前記基準クロック発生器の出力
を、第２のPLLの第２の位相周波数比較器へは前記遅延
回路を介して供給し、第１のPLLの第１の位相周波数比
較器へは前記遅延回路を介さずに直接供給することを特
徴とする。
［作用］ 本発明においては、第２の位相比較器の前段に遅延回
路を設けたから、２つの位相周波数比較器が一斉に動作
することを防止することができる。これにより、遅延回
路を付加するのみという極めて簡素な構成で、位相周波
数比較器の相互間の干渉を解消することができる。
路を設けたから、２つの位相周波数比較器が一斉に動作
することを防止することができる。これにより、遅延回
路を付加するのみという極めて簡素な構成で、位相周波
数比較器の相互間の干渉を解消することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係るデュアルPLLを
示すブロック図である。第１図において、第４図と同一
物には同一符号を付してある。VCO出力分周器１はVCO4
の発振出力ａを入力とし、分周出力ｂを出力する。位相
周波数比較器２は２つの比較信号入力を有し、その一方
を分周出力ｂから得、他方の基準クロック発生器９の基
準クロックｃから得ており、位相誤差出力をループフィ
ルタ３へ出力する。ループフィルタ３の出力はVCO4の発
振周波数のチューニング電圧としてVCO4へ与えられる。
このようにして、VCO出力分周器１、位相周波数比較器
２、ループフィルタ３及びVCO4により第１のPLLが構成
されている。
示すブロック図である。第１図において、第４図と同一
物には同一符号を付してある。VCO出力分周器１はVCO4
の発振出力ａを入力とし、分周出力ｂを出力する。位相
周波数比較器２は２つの比較信号入力を有し、その一方
を分周出力ｂから得、他方の基準クロック発生器９の基
準クロックｃから得ており、位相誤差出力をループフィ
ルタ３へ出力する。ループフィルタ３の出力はVCO4の発
振周波数のチューニング電圧としてVCO4へ与えられる。
このようにして、VCO出力分周器１、位相周波数比較器
２、ループフィルタ３及びVCO4により第１のPLLが構成
されている。
また、VCO出力分周器５はVCO8の発振出力ｅを入力
し、分周出力ｄを出力する。位相周波数比較器６は２つ
の比較信号入力を持ち、その一方を分周出力ｄから得、
他方の遅延回路10の遅延回路出力ｆから得ており、位相
誤差出力をループフィルタ８へ出力する。ループフィル
タ７の出力はVCO8の発振周波数のチューニング電圧とし
てVCO8へ与えられる。このようにして、VCO出力分周器
５、位相周波数比較器６、ループフィルタ７、VCO8及び
遅延回路10により第２のPLLが構成されている。
し、分周出力ｄを出力する。位相周波数比較器６は２つ
の比較信号入力を持ち、その一方を分周出力ｄから得、
他方の遅延回路10の遅延回路出力ｆから得ており、位相
誤差出力をループフィルタ８へ出力する。ループフィル
タ７の出力はVCO8の発振周波数のチューニング電圧とし
てVCO8へ与えられる。このようにして、VCO出力分周器
５、位相周波数比較器６、ループフィルタ７、VCO8及び
遅延回路10により第２のPLLが構成されている。
基準クロック発生器９は基準クロックｃを位相周波数
比較器２の基準側比較信号入力部と、遅延回路10とに共
通出力する。
比較器２の基準側比較信号入力部と、遅延回路10とに共
通出力する。
次に、このように構成されたデュアルPLLの動作につ
いて説明する。基準クロック発生器９は基準クロックｃ
は、第１の位相周波数比較器２には直接入力され、第２
の位相周波数比較器６には遅延回路10により遅延された
後、入力される。従って、位相周波数比較器2,6は夫々V
CO出力分周器1,5の分周出力b,dと基準クロックとを相互
に異なるタイミングで比較する。
いて説明する。基準クロック発生器９は基準クロックｃ
は、第１の位相周波数比較器２には直接入力され、第２
の位相周波数比較器６には遅延回路10により遅延された
後、入力される。従って、位相周波数比較器2,6は夫々V
CO出力分周器1,5の分周出力b,dと基準クロックとを相互
に異なるタイミングで比較する。
位相周波数比較器2,6の出力のアナログ的な動作が問
題となるのは、２つの比較信号の位相が一致している近
辺である。また、そのときの位相周波数比較器2,6の動
作は各ゲートが一斉に動作するために大量の突入電流が
流れ、接地電位及び電源電位をゆらすことになる。デュ
アルPLL装置においては、この現象が２つの位相周波数
比較器2,6について同時に発生した場合に、相互干渉に
より更に一層悪化する。第５図は従来のデュアルPLL装
置のVCOの発振出力周波数スペクトラムを示す図であ
る。この第５図に示すように、発振出力はサイドロープ
の側波帯が目立ち、位相ジッタも大きくなる。
題となるのは、２つの比較信号の位相が一致している近
辺である。また、そのときの位相周波数比較器2,6の動
作は各ゲートが一斉に動作するために大量の突入電流が
流れ、接地電位及び電源電位をゆらすことになる。デュ
アルPLL装置においては、この現象が２つの位相周波数
比較器2,6について同時に発生した場合に、相互干渉に
より更に一層悪化する。第５図は従来のデュアルPLL装
置のVCOの発振出力周波数スペクトラムを示す図であ
る。この第５図に示すように、発振出力はサイドロープ
の側波帯が目立ち、位相ジッタも大きくなる。
これに対し、本実施例においては、第１図に示すよう
に一方の位相周波数比較器６の基準クロック入力部の前
段に遅延回路10を設けることにより、２つの位相周波数
比較器2,6が一斉に動作することが防止される。これに
より、相互干渉による悪化を解消することができる。第
４図は本実施例のデュアルPLL装置におけるVCO発振周波
数スペクトラムを示す図である。この第３図に示す発振
出力は、第５図に示す発振出力に比して側波帯のレベル
が低下しているのがわかる。また、本実施例の場合は、
位相ジッタについても改善されている。
に一方の位相周波数比較器６の基準クロック入力部の前
段に遅延回路10を設けることにより、２つの位相周波数
比較器2,6が一斉に動作することが防止される。これに
より、相互干渉による悪化を解消することができる。第
４図は本実施例のデュアルPLL装置におけるVCO発振周波
数スペクトラムを示す図である。この第３図に示す発振
出力は、第５図に示す発振出力に比して側波帯のレベル
が低下しているのがわかる。また、本実施例の場合は、
位相ジッタについても改善されている。
第２図は本発明の第２の実施例を示すブロック図であ
る。本実施例は第１図に示す第１の実施例における遅延
回路10の替わりに、インバータ回路11を接続したもので
ある。本実施例においても、第２の位相周波数比較器６
に入力される基準クロックはインバータ回路11により第
１の位相周波数比較器２に入力される基準クロックに比
して遅延されており、第１の実施例と同様の効果を奏す
る。
る。本実施例は第１図に示す第１の実施例における遅延
回路10の替わりに、インバータ回路11を接続したもので
ある。本実施例においても、第２の位相周波数比較器６
に入力される基準クロックはインバータ回路11により第
１の位相周波数比較器２に入力される基準クロックに比
して遅延されており、第１の実施例と同様の効果を奏す
る。
［発明の効果］ 以上説明したように、本発明はデュアルPLL装置にお
いて２つの位相周波数比較器の基準クロックを同一の基
準クロック発生器から得る場合に、一方の位相周波数比
較器の基準クロック入力の前段の遅延回路を設けて前記
基準クロック発生器の出力を遅延させた後、前記一方の
位相周波数比較器に入力させるから、前記遅延回路を付
加するだけの簡単な構成により、２つの位相周波数比較
器の相互干渉により増大する位相ジッタとサイドロープ
特性をシングルPLLと同等のレベルにまで改善すること
ができる。
いて２つの位相周波数比較器の基準クロックを同一の基
準クロック発生器から得る場合に、一方の位相周波数比
較器の基準クロック入力の前段の遅延回路を設けて前記
基準クロック発生器の出力を遅延させた後、前記一方の
位相周波数比較器に入力させるから、前記遅延回路を付
加するだけの簡単な構成により、２つの位相周波数比較
器の相互干渉により増大する位相ジッタとサイドロープ
特性をシングルPLLと同等のレベルにまで改善すること
ができる。
本発明は、特に、デュアルPLL装置を１チップ化する
場合に、その相互干渉を抑えることできるという極めて
優れた効果がある。
場合に、その相互干渉を抑えることできるという極めて
優れた効果がある。
第１図は本発明の第１の実施例に係るデュアルPLL装置
を示す回路図、第２図は本発明の第２の実施例に係るデ
ュアルPLL装置を示す回路図、第３図は本発明の効果を
示すVCO発振出力の周波数スペクトラム図、第４図は従
来のデュアルPL装置を示すブロック図、第５図は従来の
デュアルPLL装置におけるVCO発振出力の周波数スペクト
ラムを示す図である。 1,5;VCO出力分周器、2,6;位相周波数比較器、3,7;ルー
プフィルタ、4,8;VCO、9;基準クロック発生器、10;遅延
回路、11;インバータ回路、a;VCO4の発振出力、b;VCO分
周器１の分周出力、c;基準クロック発生器９の出力で基
準クロック、d;VCO分周器５の分周出力、e;VCO8の発振
出力、f;遅延回路10（又はインバータ回路11）の遅延回
路出力
を示す回路図、第２図は本発明の第２の実施例に係るデ
ュアルPLL装置を示す回路図、第３図は本発明の効果を
示すVCO発振出力の周波数スペクトラム図、第４図は従
来のデュアルPL装置を示すブロック図、第５図は従来の
デュアルPLL装置におけるVCO発振出力の周波数スペクト
ラムを示す図である。 1,5;VCO出力分周器、2,6;位相周波数比較器、3,7;ルー
プフィルタ、4,8;VCO、9;基準クロック発生器、10;遅延
回路、11;インバータ回路、a;VCO4の発振出力、b;VCO分
周器１の分周出力、c;基準クロック発生器９の出力で基
準クロック、d;VCO分周器５の分周出力、e;VCO8の発振
出力、f;遅延回路10（又はインバータ回路11）の遅延回
路出力
Claims (1)
- 【請求項１】共通の基準クロック発生器と、この基準ク
ロック発生器からの基準クロックが入力される第１の位
相周波数比較器、この第１の位相周波数比較器の出力が
入力される第１のループフィルタ、及びこの第１のルー
プフィルタの出力が入力される電圧制御発振器から構成
される第１のPLLと、前記基準クロック発生器からの基
準クロックが入力される遅延回路、この遅延回路の出力
が入力される第２の位相周波数比較器、この第２の位相
周波数比較器の出力が入力される第２のループフィル
タ、及びこの第２のループフィルタの出力が入力される
第２の電圧制御発振器から構成される第２のPLLとを備
え、前記基準クロック発生器の出力を第２のPLLの第２
の位相周波数比較器へは前記遅延回路を介して供給し、
第１のPLLの第１の位相周波数比較器へは前記遅延回路
を介さずに直接供給することを特徴とするデュアルPLL
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197461A JP2541313B2 (ja) | 1989-07-29 | 1989-07-29 | デュアルｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197461A JP2541313B2 (ja) | 1989-07-29 | 1989-07-29 | デュアルｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360524A JPH0360524A (ja) | 1991-03-15 |
| JP2541313B2 true JP2541313B2 (ja) | 1996-10-09 |
Family
ID=16374887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197461A Expired - Fee Related JP2541313B2 (ja) | 1989-07-29 | 1989-07-29 | デュアルｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541313B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3088368B2 (ja) * | 1997-12-10 | 2000-09-18 | 静岡日本電気株式会社 | ダイレクトコンバージョン受信機 |
| KR100967723B1 (ko) * | 2005-08-02 | 2010-07-05 | 알에프 매직 인코포레이티드 | 다중 주파수 공급원 시스템을 위한 오프셋 신호 위상 처리 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180047U (ja) * | 1974-12-18 | 1976-06-25 | ||
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
| JPS57131049U (ja) * | 1981-02-10 | 1982-08-16 |
-
1989
- 1989-07-29 JP JP1197461A patent/JP2541313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360524A (ja) | 1991-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |