JP2519216B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000003990 capacitor Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、一個のMOSトランジスタと一個のキャパシ
タによりメモリセルを構成するダイナミック型半導体記
憶装置（dRAM）に関する。
タによりメモリセルを構成するダイナミック型半導体記
憶装置（dRAM）に関する。
（従来の技術） MOS型dRAMは高集積化，素子の微細化が著しく進んで
いる。一つのメモリセル面積の縮小はキャパシタ容量の
低下をもたらし、これがdRAMの信頼性を損う大きい原因
となる。そこで最近は、キャパシタ容量を小さくするこ
となくメモリセル占有面積を縮小するために種々のメモ
リセル構造が提案されている。代表的なものは、基板表
面に溝を掘り、この溝の側壁を利用してキャパシタを形
成する、というものである。キャパシタのみならず、MO
Sトランジスタも溝側壁を利用して縦型に構成すること
より、dRAMの一層の高集積化を図るという提案もなされ
ている。
いる。一つのメモリセル面積の縮小はキャパシタ容量の
低下をもたらし、これがdRAMの信頼性を損う大きい原因
となる。そこで最近は、キャパシタ容量を小さくするこ
となくメモリセル占有面積を縮小するために種々のメモ
リセル構造が提案されている。代表的なものは、基板表
面に溝を掘り、この溝の側壁を利用してキャパシタを形
成する、というものである。キャパシタのみならず、MO
Sトランジスタも溝側壁を利用して縦型に構成すること
より、dRAMの一層の高集積化を図るという提案もなされ
ている。
しかしながら、従来の高集積化dRAMの提案は、その殆
どがメモリセル領域の占有面積を如何に縮小するかとい
う点に主眼がおかれている。実際微細なメモリセルを多
数配列形成した場合、素子分離領域の面積が無視できな
い大きいものであるが、この点は余り考慮されていな
い。また熱酸化等による厚い素子分離膜形成は基板結晶
の欠陥発生の大きい原因になっている。
どがメモリセル領域の占有面積を如何に縮小するかとい
う点に主眼がおかれている。実際微細なメモリセルを多
数配列形成した場合、素子分離領域の面積が無視できな
い大きいものであるが、この点は余り考慮されていな
い。また熱酸化等による厚い素子分離膜形成は基板結晶
の欠陥発生の大きい原因になっている。
（発明が解決しようとする問題点） 以上のように高集積化dRAMでは、素子分離領域が更な
る高密度集積化と信頼性向上を図る上で大きい障害にな
っている。
る高密度集積化と信頼性向上を図る上で大きい障害にな
っている。
本発明はこの様な問題を解決した、高集積化dRAMを提
供することを目的とする。
供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるdRAMでは、MOSトランジスタが半導体
基板に形成された複数の溝の側壁を利用して縦型に構成
される。この場合、MOSトランジスタのソース領域は基
板表面に全メモリセルに共通に形成され、溝はこのソー
ス領域を貫通する形で形成されてドレイン領域はこの溝
底部にそれぞれ独立に形成される。一方、溝を覆いその
一部がゲート電極と電気的に絶縁されて溝内に埋め込ま
れて各ドレイン領域にコンタクトするように第１のキャ
パシタ電極が各メモリセル毎に独立に形成され、前記溝
に埋め込まれることなく、前記第１のキャパシタ電極上
に絶縁膜を介して対向する第２のキャパシタ電極が配設
される。この場合好ましくは、MOSトランジスタのゲー
ト電極は一方向に連続的に配設してワード線を構成し、
第２のキャパシタ電極はこのワード線とは交差する方向
に連続的に配設してビット線を構成する。
基板に形成された複数の溝の側壁を利用して縦型に構成
される。この場合、MOSトランジスタのソース領域は基
板表面に全メモリセルに共通に形成され、溝はこのソー
ス領域を貫通する形で形成されてドレイン領域はこの溝
底部にそれぞれ独立に形成される。一方、溝を覆いその
一部がゲート電極と電気的に絶縁されて溝内に埋め込ま
れて各ドレイン領域にコンタクトするように第１のキャ
パシタ電極が各メモリセル毎に独立に形成され、前記溝
に埋め込まれることなく、前記第１のキャパシタ電極上
に絶縁膜を介して対向する第２のキャパシタ電極が配設
される。この場合好ましくは、MOSトランジスタのゲー
ト電極は一方向に連続的に配設してワード線を構成し、
第２のキャパシタ電極はこのワード線とは交差する方向
に連続的に配設してビット線を構成する。
（作用） 本発明によるdRAMでは、MOSトランジスタが溝の側壁
を利用して縦型に形成され、このMOSトランジスタ領域
を覆う形でキャパシタが形成される。しかも基板表面は
全メモリセルに共通のソース領域となっており、従来の
ように厚い素子分離絶縁膜等を有しない。従って本発明
によれば、メモリセル面積が小さくしかも、格別の素子
分離領域を必要としないため、dRAMの大幅な高集積化が
図られる。また素子分離絶縁膜形成のための高温，長時
間の熱酸化等を必要としないため、結晶欠陥の発生が抑
制され、メモリセルのリーク電流が小さく抑えられる。
を利用して縦型に形成され、このMOSトランジスタ領域
を覆う形でキャパシタが形成される。しかも基板表面は
全メモリセルに共通のソース領域となっており、従来の
ように厚い素子分離絶縁膜等を有しない。従って本発明
によれば、メモリセル面積が小さくしかも、格別の素子
分離領域を必要としないため、dRAMの大幅な高集積化が
図られる。また素子分離絶縁膜形成のための高温，長時
間の熱酸化等を必要としないため、結晶欠陥の発生が抑
制され、メモリセルのリーク電流が小さく抑えられる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のdRAMの平面図であり、第２図
（ａ）（ｂ）はそれぞれ第１図のＡ−Ａ′,B−Ｂ′断面
図である。ｐ型Si基板１の表面には、メモリセルアレイ
領域全面に全メモリセルの共通ソース領域となるn+型層
２が形成されている。この基板１の各メモリセル領域に
n+型層２を貫通するような溝３が形成され、この溝３の
底部に各メモリセル毎に独立のドレイン領域となるn+型
層４が形成されている。各溝３の内壁部をチャネル領域
としてここにゲート絶縁膜５を介してゲート電極６が形
成されている。即ち各MOSトランジスタは、基板内部に
ドレイン領域，表面にソース領域をもつ縦型構造として
構成されている。ゲート電極６は第１層多結晶シリコン
膜であり、一方向の複数のメモリセルに共通に連続的に
配設されて、これがワード線となっている。ゲート電極
６上には絶縁膜を介して第１のキャパシタ電極８が各メ
モリセル毎に独立に形成されている。第１のキャパシタ
電極８は第２層多結晶シリコン膜であり、全体として溝
３を覆うように、即ちトランジスタ領域を覆うようにパ
ターン形成され、溝３の中央部で底部のn+型層４とコン
タクトしている。第１のキャパシタ電極８上にはキャパ
シタ絶縁膜９を介して第２のキャパシタ電極10が形成さ
れている。第２のキャパシタ電極10はこの実施例ではAl
膜であり、ワード線とは交差する方向の複数のメモリセ
ルについて連続的に配設され、これがビット線となって
いる。
（ａ）（ｂ）はそれぞれ第１図のＡ−Ａ′,B−Ｂ′断面
図である。ｐ型Si基板１の表面には、メモリセルアレイ
領域全面に全メモリセルの共通ソース領域となるn+型層
２が形成されている。この基板１の各メモリセル領域に
n+型層２を貫通するような溝３が形成され、この溝３の
底部に各メモリセル毎に独立のドレイン領域となるn+型
層４が形成されている。各溝３の内壁部をチャネル領域
としてここにゲート絶縁膜５を介してゲート電極６が形
成されている。即ち各MOSトランジスタは、基板内部に
ドレイン領域，表面にソース領域をもつ縦型構造として
構成されている。ゲート電極６は第１層多結晶シリコン
膜であり、一方向の複数のメモリセルに共通に連続的に
配設されて、これがワード線となっている。ゲート電極
６上には絶縁膜を介して第１のキャパシタ電極８が各メ
モリセル毎に独立に形成されている。第１のキャパシタ
電極８は第２層多結晶シリコン膜であり、全体として溝
３を覆うように、即ちトランジスタ領域を覆うようにパ
ターン形成され、溝３の中央部で底部のn+型層４とコン
タクトしている。第１のキャパシタ電極８上にはキャパ
シタ絶縁膜９を介して第２のキャパシタ電極10が形成さ
れている。第２のキャパシタ電極10はこの実施例ではAl
膜であり、ワード線とは交差する方向の複数のメモリセ
ルについて連続的に配設され、これがビット線となって
いる。
この実施例のメモリセルは、等価回路で示すと第４図
（ａ）のようになる。通常のメモリセルが第４図（ｂ）
に示すようにMOSトランジスタＱのソース側にキャパシ
タＣを設け、ドレインをビット線BLに接続しているのに
対し、この実施例ではMOSトランジスタＱとキャパシタ
Ｃの位置関係が従来と異なっている。
（ａ）のようになる。通常のメモリセルが第４図（ｂ）
に示すようにMOSトランジスタＱのソース側にキャパシ
タＣを設け、ドレインをビット線BLに接続しているのに
対し、この実施例ではMOSトランジスタＱとキャパシタ
Ｃの位置関係が従来と異なっている。
この様なdRAMの製造工程を次に第３図（ａ）〜（ｅ）
を用いて説明する。第３図（ａ）〜（ｅ）は第２図
（ａ）の断面に対応する。先ず第３図（ａ）に示すよう
に、ｐ型Si基板１のメモリセルアレイ領域全面に不純物
をイオン注入し、MOSトランジスタのソース領域となるn
+型層２を形成する。次いで第３図（ｂ）に示すよう
に、基板表面に比較的厚いSiO2膜11を形成し、これを所
定形状にパターン形成して耐エッチングマスクとして用
い、反応性イオンエッチングにより基板１をエッチング
して、各メモリセル領域に溝３を形成する。溝３の底部
には不純物のイオン注入によりドレイン領域となるn+型
層４を形成する。この後第３図（ｃ）に示すように、熱
酸化により溝３の内壁にゲート絶縁膜５を形成し、リン
を含んだ第１層多結晶シリコン膜を堆積してパターン形
成することにより、MOSトランジスタのゲート電極６を
形成する。ゲート電極６は溝３の内壁全面を覆い、かつ
基板の一方向にワード線として連続するようにストライ
プ状に形成する。またゲート電極６は溝４の中央部には
開口を有する形とする。この後第３図（ｄ）に示すよう
に、ゲート電極６表面に分離用絶縁膜７を形成し、溝３
の中央部にn+型層４に対するコンタクト孔を設けて、第
２層多結晶シリコン膜を堆積しパターン形成して、キャ
パシタの下部電極である第１のキャパシタ電極７を形成
する。第１のキャパシタ電極８は、溝３の領域を覆うよ
うにメモリセル毎に独立にパターン形成され、それぞれ
溝３の底部でn+型層４とコンタクトさせている。このと
き第１のキャパシタ電極８とn+型層４とのコンタクト孔
は、熱酸化とウェット・エッチングの組合わせによりセ
ルフアラインで形成される。すなわちゲート電極６形成
後の絶縁膜７を熱酸化で形成すれば、多結晶シリコン膜
上では単結晶シリコン上より厚い酸化膜が形成されるか
ら、これを全面ウェット・エッチングすることにより、
ゲート電極６表面には絶縁膜７を残して溝３の底部にコ
ンタクト孔を自動的に開けることができる。この後第３
図（ｅ）に示すように、第１のキャパシタ電極８表面を
熱酸化してキャパシタ絶縁膜９を形成し、第１のキャパ
シタ電極８に対向する第２のキャパシタ電極10を形成す
る。第２のキャパシタ電極10はこの実施例ではAl膜をス
パッタしパターン形成したもので、ワード線と交差する
方向には連続的に配設して、これをビット線としてい
る。
を用いて説明する。第３図（ａ）〜（ｅ）は第２図
（ａ）の断面に対応する。先ず第３図（ａ）に示すよう
に、ｐ型Si基板１のメモリセルアレイ領域全面に不純物
をイオン注入し、MOSトランジスタのソース領域となるn
+型層２を形成する。次いで第３図（ｂ）に示すよう
に、基板表面に比較的厚いSiO2膜11を形成し、これを所
定形状にパターン形成して耐エッチングマスクとして用
い、反応性イオンエッチングにより基板１をエッチング
して、各メモリセル領域に溝３を形成する。溝３の底部
には不純物のイオン注入によりドレイン領域となるn+型
層４を形成する。この後第３図（ｃ）に示すように、熱
酸化により溝３の内壁にゲート絶縁膜５を形成し、リン
を含んだ第１層多結晶シリコン膜を堆積してパターン形
成することにより、MOSトランジスタのゲート電極６を
形成する。ゲート電極６は溝３の内壁全面を覆い、かつ
基板の一方向にワード線として連続するようにストライ
プ状に形成する。またゲート電極６は溝４の中央部には
開口を有する形とする。この後第３図（ｄ）に示すよう
に、ゲート電極６表面に分離用絶縁膜７を形成し、溝３
の中央部にn+型層４に対するコンタクト孔を設けて、第
２層多結晶シリコン膜を堆積しパターン形成して、キャ
パシタの下部電極である第１のキャパシタ電極７を形成
する。第１のキャパシタ電極８は、溝３の領域を覆うよ
うにメモリセル毎に独立にパターン形成され、それぞれ
溝３の底部でn+型層４とコンタクトさせている。このと
き第１のキャパシタ電極８とn+型層４とのコンタクト孔
は、熱酸化とウェット・エッチングの組合わせによりセ
ルフアラインで形成される。すなわちゲート電極６形成
後の絶縁膜７を熱酸化で形成すれば、多結晶シリコン膜
上では単結晶シリコン上より厚い酸化膜が形成されるか
ら、これを全面ウェット・エッチングすることにより、
ゲート電極６表面には絶縁膜７を残して溝３の底部にコ
ンタクト孔を自動的に開けることができる。この後第３
図（ｅ）に示すように、第１のキャパシタ電極８表面を
熱酸化してキャパシタ絶縁膜９を形成し、第１のキャパ
シタ電極８に対向する第２のキャパシタ電極10を形成す
る。第２のキャパシタ電極10はこの実施例ではAl膜をス
パッタしパターン形成したもので、ワード線と交差する
方向には連続的に配設して、これをビット線としてい
る。
以上のようにこの実施例のdRAMでは、メモリセルアレ
イ領域内には従来のように格別な素子分離絶縁膜を設け
ていない。しかもMOSトランジスタは溝の側壁を利用し
て縦型に形成され、キャパシタはこのMOSトランジスタ
領域を覆うように形成されている。従ってdRAMの素子の
微細化，高集積化が図られる。また素子分離絶縁膜の形
成を必要としないため、素子分離膜形成に伴う結晶欠陥
の発生がなくなり、メモリセルのリーク電流が小さくな
る等、dRAMの信頼性が向上する。
イ領域内には従来のように格別な素子分離絶縁膜を設け
ていない。しかもMOSトランジスタは溝の側壁を利用し
て縦型に形成され、キャパシタはこのMOSトランジスタ
領域を覆うように形成されている。従ってdRAMの素子の
微細化，高集積化が図られる。また素子分離絶縁膜の形
成を必要としないため、素子分離膜形成に伴う結晶欠陥
の発生がなくなり、メモリセルのリーク電流が小さくな
る等、dRAMの信頼性が向上する。
なお本発明は上記実施例に限られるものではない。例
えば実施例では、３層の電極を第1,第２層多結晶シリコ
ン膜及びAl膜の組合わせにより形成したが、高融点金属
あるいはそのシリサイド等を適宜組合わせて用いること
が可能である。また溝底部のドレイン領域となる不純物
層は例えば、イオン注入に代わって不純物ドープ多結晶
シリコン膜からの固相拡散を利用して形成することもで
きる。
えば実施例では、３層の電極を第1,第２層多結晶シリコ
ン膜及びAl膜の組合わせにより形成したが、高融点金属
あるいはそのシリサイド等を適宜組合わせて用いること
が可能である。また溝底部のドレイン領域となる不純物
層は例えば、イオン注入に代わって不純物ドープ多結晶
シリコン膜からの固相拡散を利用して形成することもで
きる。
［発明の効果］ 以上述べたように本発明によれば、MOSトランジスタ
を縦型とし、かつ格別な素子分離領域をなくした構造と
して、従来にない高密度化と信頼性向上を図ったdRAMを
提供することができる。
を縦型とし、かつ格別な素子分離領域をなくした構造と
して、従来にない高密度化と信頼性向上を図ったdRAMを
提供することができる。
第１図は本発明の一実施例のdRAMを示す平面図、第２図
（ａ），（ｂ）は第１図のそれぞれＡ−Ａ′,B−Ｂ′断
面図、第３図（ａ）〜（ｅ）は製造工程を示す断面図、
第４図（ａ），（ｂ）はメモリセルの等価回路図であ
る。 １……ｐ型Si基板、２……n+型層（ソース領域）、３…
…溝、４……n+型層（ドレイン領域）、５……ゲート絶
縁膜、６……ゲート電極（ワード線）、７……絶縁膜、
８……第１のキャパシタ電極、９……キャパシタ絶縁
膜、10……第２のキャパシタ電極（ビット線）。
（ａ），（ｂ）は第１図のそれぞれＡ−Ａ′,B−Ｂ′断
面図、第３図（ａ）〜（ｅ）は製造工程を示す断面図、
第４図（ａ），（ｂ）はメモリセルの等価回路図であ
る。 １……ｐ型Si基板、２……n+型層（ソース領域）、３…
…溝、４……n+型層（ドレイン領域）、５……ゲート絶
縁膜、６……ゲート電極（ワード線）、７……絶縁膜、
８……第１のキャパシタ電極、９……キャパシタ絶縁
膜、10……第２のキャパシタ電極（ビット線）。
Claims (2)
- 【請求項１】半導体基板に一個のMOSトランジスタと一
個のキャパシタからなるメモリセルを集積形成して構成
される半導体記憶装置において、前記MOSトランジスタ
は、前記基板表面に全メモリセルに共通に形成されたソ
ース領域と、このソース領域を貫通するように基板の各
メモリセル領域に形成された溝の底部にそれぞれ形成さ
れたドレイン領域と、前記各溝の側壁にゲート絶縁膜を
介して形成されたゲート電極とから構成され、前記キャ
パシタは、各メモリセル毎に独立に前記溝を覆うように
形成され、その一部が前記溝内に前記ゲート電極とは絶
縁されて埋め込まれて前記ドレイン領域にコンタクトす
る第１のキャパシタ電極と、前記溝に埋め込まれること
なく、前記第１のキャパシタ電極上に絶縁膜を介して形
成された第２のキャパシタ電極とから構成されているこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記ゲート電極は一方向に並ぶ複数のメモ
リセルについて連続的に配設されてワード線を構成し、
前記第２のキャパシタ電極はワード線と交差する方向に
並ぶ複数のメモリセルについて連続的に配設されてビッ
ト線を構成する特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194572A JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194572A JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350056A JPS6350056A (ja) | 1988-03-02 |
| JP2519216B2 true JP2519216B2 (ja) | 1996-07-31 |
Family
ID=16326766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61194572A Expired - Fee Related JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519216B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042040B2 (en) | 2000-09-11 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989055A (en) * | 1989-06-15 | 1991-01-29 | Texas Instruments Incorporated | Dynamic random access memory cell |
| US5016070A (en) * | 1989-06-30 | 1991-05-14 | Texas Instruments Incorporated | Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors |
| US5244824A (en) * | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
| US5528062A (en) * | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
| KR960008530B1 (en) * | 1992-12-30 | 1996-06-26 | Hyundai Electronics Ind | Dram cell |
| US6201730B1 (en) * | 1999-06-01 | 2001-03-13 | Infineon Technologies North America Corp. | Sensing of memory cell via a plateline |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| JPH0682803B2 (ja) * | 1985-09-04 | 1994-10-19 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
| JPS62155557A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 半導体記憶装置 |
| JPS6340362A (ja) * | 1986-08-05 | 1988-02-20 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-08-20 JP JP61194572A patent/JP2519216B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042040B2 (en) | 2000-09-11 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350056A (ja) | 1988-03-02 |
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