JP2518378B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2518378B2 JP2518378B2 JP1030295A JP3029589A JP2518378B2 JP 2518378 B2 JP2518378 B2 JP 2518378B2 JP 1030295 A JP1030295 A JP 1030295A JP 3029589 A JP3029589 A JP 3029589A JP 2518378 B2 JP2518378 B2 JP 2518378B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- semiconductor device
- oxygen
- heat treatment
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にシリコン
基板中の酸素の析出核による結晶欠陥をゲッタリング源
として用いる半導体装置の製造方法に関する。
基板中の酸素の析出核による結晶欠陥をゲッタリング源
として用いる半導体装置の製造方法に関する。
最近の高密度、高集積化した半導体装置の製造ではシ
リコン基板中の不純物を除去するために、何らかのゲッ
タリング方法を用いるのが一般的である。その中でシリ
コン基板中の酸素を析出核を利用するゲッタリング方法
をイントリンシックゲッタリング（以下IGという）と呼
ぶ。これはシリコン基板内部の結晶欠陥領域に半導体装
置の製造過程で潜入する汚染不純物をゲッタリングする
技術である。
リコン基板中の不純物を除去するために、何らかのゲッ
タリング方法を用いるのが一般的である。その中でシリ
コン基板中の酸素を析出核を利用するゲッタリング方法
をイントリンシックゲッタリング（以下IGという）と呼
ぶ。これはシリコン基板内部の結晶欠陥領域に半導体装
置の製造過程で潜入する汚染不純物をゲッタリングする
技術である。
意識的にIGを施す方法としては、長時間の高温熱処理
と長時間の低温熱処理を組み合せた方法が一般的であ
る。高温の熱処理はシリコン基板の表面付近の酸素をシ
リコン基板外に拡散放出（以下外方拡散という）するた
めであり、また低温熱処理はシリコン基板内部の欠陥核
を成長させるためのものである。高温熱処理による酸素
の外方拡散では、次の低温熱処理によりシリコン基板表
面に結晶欠陥発生の核となる酸素の析出がおきてはいけ
ないことから、シリコン基板表面の酸素濃度を酸素の固
溶度以下としなければならない。従って、この種の熱処
理をシリコン基板に施すと、シリコン基板の最表面では
酸素濃度は10-16乃至10-17原子/cm3（ASTM Ｆ−121−7
6による測定）となるのが一般的である。
と長時間の低温熱処理を組み合せた方法が一般的であ
る。高温の熱処理はシリコン基板の表面付近の酸素をシ
リコン基板外に拡散放出（以下外方拡散という）するた
めであり、また低温熱処理はシリコン基板内部の欠陥核
を成長させるためのものである。高温熱処理による酸素
の外方拡散では、次の低温熱処理によりシリコン基板表
面に結晶欠陥発生の核となる酸素の析出がおきてはいけ
ないことから、シリコン基板表面の酸素濃度を酸素の固
溶度以下としなければならない。従って、この種の熱処
理をシリコン基板に施すと、シリコン基板の最表面では
酸素濃度は10-16乃至10-17原子/cm3（ASTM Ｆ−121−7
6による測定）となるのが一般的である。
また、意識せずとも半導体装置の製造過程において、
同様の現象が起こる。特にCMOS型半導体装置の製造プロ
セスでは、ウェル形成の高温熱処理によりシリコン基板
表面の酸素が外方拡散し、シリコン基板表面の酸素濃度
が低下する。
同様の現象が起こる。特にCMOS型半導体装置の製造プロ
セスでは、ウェル形成の高温熱処理によりシリコン基板
表面の酸素が外方拡散し、シリコン基板表面の酸素濃度
が低下する。
シリコン基板中の酸素は転位を固着しシリコン基板の
機械的強度をあげる働きがあるが、酸素濃度が1018原子
/cm3より低いとその働きが低下することが一般に知られ
ている。
機械的強度をあげる働きがあるが、酸素濃度が1018原子
/cm3より低いとその働きが低下することが一般に知られ
ている。
上述した従来の半導体装置の製造方法では半導体素子
形成層であるシリコン基板表面の酸素濃度を低くするた
め、半導体装置を構成する物質である酸化シリコン膜や
窒化シリコン膜等の薄膜パターン端部での応力により、
シリコン基板表面に転位などの結晶欠陥が導入されやす
いという欠点がある。
形成層であるシリコン基板表面の酸素濃度を低くするた
め、半導体装置を構成する物質である酸化シリコン膜や
窒化シリコン膜等の薄膜パターン端部での応力により、
シリコン基板表面に転位などの結晶欠陥が導入されやす
いという欠点がある。
特に最近の高密度、高集積化した半導体装置において
は、薄膜パターンが複雑かつ微細となってきたため、パ
ターン端部での応力により転位等の結晶欠陥が導入され
やすい。
は、薄膜パターンが複雑かつ微細となってきたため、パ
ターン端部での応力により転位等の結晶欠陥が導入され
やすい。
例えば、素子分離をフィールド酸化シリコン膜端部あ
るいは、ホットキャリヤ抑制の為のLDD（低濃度ドレイ
ン）構造トランジスタのゲート側壁材であるCVD法によ
る酸化シリコン膜端部での膜応力によるシリコン基板表
面に発生する転位等である。
るいは、ホットキャリヤ抑制の為のLDD（低濃度ドレイ
ン）構造トランジスタのゲート側壁材であるCVD法によ
る酸化シリコン膜端部での膜応力によるシリコン基板表
面に発生する転位等である。
これら結晶欠陥が導入された半導体装置では、半導体
素子の電気的特性の劣化を招き、その歩留り及び信頼性
の低下を引き起こすという欠点がある。
素子の電気的特性の劣化を招き、その歩留り及び信頼性
の低下を引き起こすという欠点がある。
本発明の目的は、IGの効果を十分保ちながらシリコン
基板表面の機械的強度をあげ、半導体素子の電気的特性
を向上させ、歩留り及び信頼性の高い半導体装置の製造
方法を提供することにある。
基板表面の機械的強度をあげ、半導体素子の電気的特性
を向上させ、歩留り及び信頼性の高い半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法には、熱処理によりシ
リコン基板中に酸素を析出させてシリコン基板の内部に
結晶欠陥を導入する半導体装置の製造方法において、シ
リコン基板の内部に酸素の析出核を成長させ結晶欠陥を
導入した後、該シリコン基板表面に窒化シリコン膜を被
着し、次いでシリコン基板中の基板全体の酸素濃度の分
布を均一化するための熱処理を施すものである。
リコン基板中に酸素を析出させてシリコン基板の内部に
結晶欠陥を導入する半導体装置の製造方法において、シ
リコン基板の内部に酸素の析出核を成長させ結晶欠陥を
導入した後、該シリコン基板表面に窒化シリコン膜を被
着し、次いでシリコン基板中の基板全体の酸素濃度の分
布を均一化するための熱処理を施すものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のシリコン基板中の酸素濃
度をSIMS（２次イオン質量分析）により測定したときの
深さ方向の分布図である。
度をSIMS（２次イオン質量分析）により測定したときの
深さ方向の分布図である。
まず、1.8×1018原子/cm3の酸素を含むシリコン基板
を1200℃で３時間の熱処理を施し、シリコン基板表面付
近の酸素を外方拡散する。本処理によりシリコン基板表
面の酸素濃度は第１図の曲線L1で示すように1016原子/c
m3となる。次に、700℃４時間の熱処理を施し酸素濃度
が高いシリコン基板内部に酸素の析出核を成長させる。
を1200℃で３時間の熱処理を施し、シリコン基板表面付
近の酸素を外方拡散する。本処理によりシリコン基板表
面の酸素濃度は第１図の曲線L1で示すように1016原子/c
m3となる。次に、700℃４時間の熱処理を施し酸素濃度
が高いシリコン基板内部に酸素の析出核を成長させる。
この後、既知のLPCVD（減圧気相成長）法により、窒
化シリコン膜を厚さ50nmシリコン基板表面に被着し、酸
素雰囲気中1200℃で３時間の熱処理を施すと、シリコン
基板内部から表面へ酸素が拡散し第１図の曲線L2で示す
濃度となる。すなわち、シリコン基板表面の酸素濃度は
10/18原子/cm3となり、薄膜パターン端部の応力に対し
て十分な機械的強度を持たせることができる。
化シリコン膜を厚さ50nmシリコン基板表面に被着し、酸
素雰囲気中1200℃で３時間の熱処理を施すと、シリコン
基板内部から表面へ酸素が拡散し第１図の曲線L2で示す
濃度となる。すなわち、シリコン基板表面の酸素濃度は
10/18原子/cm3となり、薄膜パターン端部の応力に対し
て十分な機械的強度を持たせることができる。
これらの処理を施した後、通常の選択酸化法によりフ
ィールド酸化シリコン膜を形成した試料の酸化シリコン
膜端部から発生した転位を選択エッチング法により観察
したところ、本実施例で作成したもので転位は全く観察
されなかった。一方、従来の方法で作成した試料には10
個/cm2の転位が観察された。なお、従来の方法はシリコ
ン基板表面の酸素濃度が1016原子/cm3となったままフィ
ールド酸化シリコン膜を形成したものである。
ィールド酸化シリコン膜を形成した試料の酸化シリコン
膜端部から発生した転位を選択エッチング法により観察
したところ、本実施例で作成したもので転位は全く観察
されなかった。一方、従来の方法で作成した試料には10
個/cm2の転位が観察された。なお、従来の方法はシリコ
ン基板表面の酸素濃度が1016原子/cm3となったままフィ
ールド酸化シリコン膜を形成したものである。
以上のように本実施例によれば、フィールド酸化シリ
コン膜の端部からの転位は全く発生せず、シリコン基板
表面の機械的強度の劣化を防ぐことができる。従って、
この領域に設けられた半導体素子は電気的特性の劣化が
なく、高品質の半導体装置を高歩留りで得ることができ
る。
コン膜の端部からの転位は全く発生せず、シリコン基板
表面の機械的強度の劣化を防ぐことができる。従って、
この領域に設けられた半導体素子は電気的特性の劣化が
なく、高品質の半導体装置を高歩留りで得ることができ
る。
なお、窒化シリコン膜を直接シリコン基板表面に被着
する場合、被着条件によっては大きな歪が発生したシリ
コン基板表面に結晶欠陥が発生する場合がある。かかる
時はいったん酸化膜を10〜50nm被着した後に窒化シリコ
ン膜を設けると好ましい結果が得られる。
する場合、被着条件によっては大きな歪が発生したシリ
コン基板表面に結晶欠陥が発生する場合がある。かかる
時はいったん酸化膜を10〜50nm被着した後に窒化シリコ
ン膜を設けると好ましい結果が得られる。
第２図は本発明のLDD構造のトランジスタで構成され
たCMOS型半導体装置に適用した場合の他の実施例な主な
工程における半導体チップの断面図である。
たCMOS型半導体装置に適用した場合の他の実施例な主な
工程における半導体チップの断面図である。
まず第２図（ａ）に示すように、Ｎ型シリコン基板１
の表面にホウ素をイオン注入した後、1150℃で熱処理す
ることによりＰウェル２を形成し、その後選択的にフィ
ールドとなる酸化シリコン膜３を形成する。
の表面にホウ素をイオン注入した後、1150℃で熱処理す
ることによりＰウェル２を形成し、その後選択的にフィ
ールドとなる酸化シリコン膜３を形成する。
次に第２図（ｂ）に示すように、LPCVD法により窒化
シリコン膜４をシリコン基板１の表面に50nmの厚さに被
着する。その後、酸素雰囲気中で200℃,3時間の熱処理
を施すと、シリコン基板内部から表面へ酸素が拡散す
る。
シリコン膜４をシリコン基板１の表面に50nmの厚さに被
着する。その後、酸素雰囲気中で200℃,3時間の熱処理
を施すと、シリコン基板内部から表面へ酸素が拡散す
る。
次に第２図（ｃ）に示すように、通常の方法によりMO
Sトランジスタのゲート5,CVD法により、ゲート側壁材で
ある酸化シリコン膜6,ソースドレイン７とを形成し、CM
OS型半導体装置を構造する。
Sトランジスタのゲート5,CVD法により、ゲート側壁材で
ある酸化シリコン膜6,ソースドレイン７とを形成し、CM
OS型半導体装置を構造する。
第３図は横軸を逆バイアス電圧（Ｖ）、縦軸を逆方向
電流（A/cm2）とした場合の、CMOS型半導体装置のPN接
合の逆方向電圧電流特性を示す図である。図中、曲線Ａ
は従来の方法により製造したCMOS型半導体装置の特性で
あり、曲線Ｂは本実施例の方法により製造した場合の特
性である。なお、この従来方法はフィールド酸化シリコ
ン膜を形成してただちにCMOS型半導体装置を製造する方
法であって、シリコン基板表面の酸素濃度が1016乃至10
17原子/cm3のものである。
電流（A/cm2）とした場合の、CMOS型半導体装置のPN接
合の逆方向電圧電流特性を示す図である。図中、曲線Ａ
は従来の方法により製造したCMOS型半導体装置の特性で
あり、曲線Ｂは本実施例の方法により製造した場合の特
性である。なお、この従来方法はフィールド酸化シリコ
ン膜を形成してただちにCMOS型半導体装置を製造する方
法であって、シリコン基板表面の酸素濃度が1016乃至10
17原子/cm3のものである。
第３図から明らかなように、従来例（曲線Ａ）に比し
て本実施例（曲線Ｂ）においては、逆バイアスに対する
逆方向電流は極めて小さいことが分る。これは、従来の
方法ではシリコン基板表面の酸素濃度が低いため、トラ
ンジスタのゲート側壁材である酸化シリコン膜端部の応
力によりシリコン基板表面に転位が入ったためである。
内部欠陥が形成されているにもかかわらずIGの効果が現
れないのも、シリコン基板表面の転位が汚染不純物を捕
かくしているためである。
て本実施例（曲線Ｂ）においては、逆バイアスに対する
逆方向電流は極めて小さいことが分る。これは、従来の
方法ではシリコン基板表面の酸素濃度が低いため、トラ
ンジスタのゲート側壁材である酸化シリコン膜端部の応
力によりシリコン基板表面に転位が入ったためである。
内部欠陥が形成されているにもかかわらずIGの効果が現
れないのも、シリコン基板表面の転位が汚染不純物を捕
かくしているためである。
なお、曲線A,Bの測定結果が得られた試料表面の結晶
欠陥を選択エッチング法により観察したところ、本実施
例により作成した試料には５個/cm2の転位が観察された
が、従来方法により作成した試料には150個/cm2の転位
が観察された。
欠陥を選択エッチング法により観察したところ、本実施
例により作成した試料には５個/cm2の転位が観察された
が、従来方法により作成した試料には150個/cm2の転位
が観察された。
以上のように本実施例によれば、PN接合の逆方向電流
が減少し、高性能かつ高品質の半導体装置を高歩留りで
得ることができる。
が減少し、高性能かつ高品質の半導体装置を高歩留りで
得ることができる。
以上説明したように本発明は、シリコン基板表面の無
欠陥層の酸素濃度を内部と同一にするために、酸素の析
出核により内部欠陥を導入した後、酸素が外方拡散しな
いように窒化シリコン膜をシリコン基板の表面に被着し
て熱処理を施し、内部に十分残存する酸素を基板表面に
まで拡散させる事により、シリコン基板表面での機械的
強度をあげることができると共に、薄膜等の応力によっ
てシリコン基板表面に導入される結晶欠陥を抑制できる
という効果がある。従って半導体素子の電気特性の劣化
がなく、歩留り及び信頼性の向上した半導体装置を得る
ことができる。
欠陥層の酸素濃度を内部と同一にするために、酸素の析
出核により内部欠陥を導入した後、酸素が外方拡散しな
いように窒化シリコン膜をシリコン基板の表面に被着し
て熱処理を施し、内部に十分残存する酸素を基板表面に
まで拡散させる事により、シリコン基板表面での機械的
強度をあげることができると共に、薄膜等の応力によっ
てシリコン基板表面に導入される結晶欠陥を抑制できる
という効果がある。従って半導体素子の電気特性の劣化
がなく、歩留り及び信頼性の向上した半導体装置を得る
ことができる。
第１図は本発明の第一の実施例を説明するためのシリコ
ン基板中の酸素濃度の深さ方向の分布図、第２図は本発
明をLDD構造のトランジスタで構成されたCMOS型半導体
装置に適用した場合の主な工程における半導体チップの
断面図、第３図は実施例及び従来例におけるPN接合の逆
方向電圧電流特性を示す図である。 １……Ｎ型シリコン基板、２……Ｐウェル、3,6……酸
化シリコン膜、４……窒化シリコン膜、５……ゲート、
７……ソース・ドレイン。
ン基板中の酸素濃度の深さ方向の分布図、第２図は本発
明をLDD構造のトランジスタで構成されたCMOS型半導体
装置に適用した場合の主な工程における半導体チップの
断面図、第３図は実施例及び従来例におけるPN接合の逆
方向電圧電流特性を示す図である。 １……Ｎ型シリコン基板、２……Ｐウェル、3,6……酸
化シリコン膜、４……窒化シリコン膜、５……ゲート、
７……ソース・ドレイン。
Claims (1)
- 【請求項１】熱処理によりシリコン基板中に酸素を析出
させてシリコン基板の内部に結晶欠陥を導入する半導体
装置の製造方法において、シリコン基板の内部に酸素の
析出核を成長させ結晶欠陥を導入した後、該シリコン基
板表面に窒化シリコン膜を被着し、次いでシリコン基板
中の基板全体の酸素濃度の分布を均一化するための熱処
理を施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030295A JP2518378B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030295A JP2518378B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208940A JPH02208940A (ja) | 1990-08-20 |
| JP2518378B2 true JP2518378B2 (ja) | 1996-07-24 |
Family
ID=12299745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030295A Expired - Lifetime JP2518378B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518378B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606430B2 (ja) * | 1990-10-01 | 1997-05-07 | 日本電気株式会社 | 半導体基板 |
| US8426297B2 (en) | 2008-08-08 | 2013-04-23 | Sumco Techxiv Corporation | Method for manufacturing semiconductor wafer |
-
1989
- 1989-02-08 JP JP1030295A patent/JP2518378B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02208940A (ja) | 1990-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2666945B2 (ja) | 半導体装置の製造方法 | |
| JP2894562B2 (ja) | イオン注入による半導体基板に埋込まれた絶縁体の製造方法及び該絶縁体層を含む半導体構造 | |
| US20030207127A1 (en) | Method of forming a germanium film on a semiconductor substrate that includes the formation of a graded silicon-germanium buffer layer prior to the formation of a germanium layer | |
| JPS6388841A (ja) | シリコン・オン・インシュレータ半導体素子 | |
| JPH0582439A (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法およびｍｏｓ半導体装置 | |
| EP0352801B1 (en) | Production method of a semiconductor-on-insulator structure with gettering sites | |
| JP2006344937A (ja) | シリコン上に欠陥の少ない歪みエピタキシャルゲルマニウム膜を製造する方法 | |
| JPH0455331B2 (ja) | ||
| JPH06232141A (ja) | 半導体基板の作成方法及び固体撮像装置の製造方法 | |
| JP2998330B2 (ja) | Ｓｉｍｏｘ基板及びその製造方法 | |
| US5306939A (en) | Epitaxial silicon wafers for CMOS integrated circuits | |
| JP2518378B2 (ja) | 半導体装置の製造方法 | |
| JPH0817841A (ja) | 半導体基板，半導体装置及び半導体装置の製造方法 | |
| JP3203740B2 (ja) | 半導体装置及びその製造方法 | |
| JP3273037B2 (ja) | ヘテロ構造半導体多層薄膜の製造方法 | |
| JPH023539B2 (ja) | ||
| JPS6326541B2 (ja) | ||
| JPH05259075A (ja) | 半導体装置の製造方法 | |
| JPH05152304A (ja) | 半導体基板の製造方法 | |
| JPH077768B2 (ja) | 半導体装置の製造方法 | |
| JPS60176241A (ja) | 半導体基板の製造方法 | |
| JP2565192B2 (ja) | 半導体装置の製造方法 | |
| JPH0533527B2 (ja) | ||
| JPS6074640A (ja) | 半導体装置の製造方法 | |
| EP0482829A1 (en) | Method for forming a composite oxide over a heavily doped region |